CPLD在DSP系統中的應用設計

摘要：以Altera公司MAX700舊系列為代表，介紹了CPLD在DSP系統中的應用實(shí)例。該方案具有一定的普遍適用性。

DSP的速度較快，要求譯碼的速度也必須較快。利用小規模邏輯器件譯碼的方式已不能滿(mǎn)足DSP系統的要求。同時(shí)，DSP系統中經(jīng)常需要外部快速部件的配合，這些部件往往是專(zhuān)門(mén)的電路，可由可編程器件實(shí)現。CPLD的時(shí)序嚴格、速度較快、可編程性好，非常適合于實(shí)現譯碼和專(zhuān)門(mén)電路。本文以MAX7000系列為例，具體介紹其在以TI公司的TMS320C6202為平臺的網(wǎng)絡(luò )攝像機系統中的應用。

1 CPLD在DSP系統中的功能介紹

1．1 DSP系統簡(jiǎn)介

本文所論述的編碼器系統是基于DSP的MPEG-4壓縮編碼器的，主要由前端視頻采集、數據預處理以及MPEG-4視頻壓縮編碼三部分組成�；�于DSP的MPEG-4編解碼器由于其所選用的DSP運算能力強、編程靈活，且實(shí)現不同的圖像編碼算法時(shí)只需對DSP內部的程序進(jìn)行改寫(xiě)便可實(shí)現諸如MPEG、H．263等多種圖像編碼，因而具有良好的應用情景。CPLD芯片對整個(gè)編碼器起著(zhù)邏輯控制作用，系統結構如圖1所示。

1．2 CPLD在系統中的功能要求

1．2．1 產(chǎn)生復位信號

系統上電時(shí)，CPLD產(chǎn)生復位信號，使整個(gè)系統中的FPGA和DSP模塊復位，進(jìn)入初始狀態(tài)；系統上電后，數據采集模塊自動(dòng)啟動(dòng)。

系統內共使用三種電源：5V、3．3V、1．8V。其中，5V電源由供電電源接人，3．3V、1．8V電源由TPS56300(TI產(chǎn)品)提供。采用TPS3307(TI產(chǎn)品)為系統提供電源管理，該芯片可同時(shí)管理三種電源。當監測到電源電壓低于一定值時(shí)，產(chǎn)生復位信號。TPS3307在其自身電源電壓大于1V的情況下即可以輸出復位信號。?

當系統出現錯誤時(shí)，可以采用手工方式復位。

復位信號產(chǎn)生原理圖如圖2所示。其中，RST#為整個(gè)系統的復位信號，由MAX7000輸出。PBSW_RST#為手動(dòng)復位信號，由按鍵接人MAX7000，經(jīng)MAX7000去抖動(dòng)后輸出給TPS3307。SVS_RST#為電源管理芯片TPS3307產(chǎn)生的復位信號(包括手動(dòng)復位和電源監控功能)。

1．2．2 BOOT模式的實(shí)現

系統復位后，DSP需要進(jìn)行BOOT自舉。在復位信號為低期間，BOOTMODE［4：0］管腳上的設置值被鎖存，決定芯片的存儲器映射方式以及自舉模式。但TMS320C6202沒(méi)有專(zhuān)門(mén)的管腳作為BOOTMODE［4：0］輸入管腳，而是將擴展總線(xiàn)的XD［4：0］映射為BOOTMODE［4：0］，利用上拉／下拉電阻在復位時(shí)進(jìn)行芯片啟動(dòng)模式設置�？偩�(xiàn)上的其它位也在復位期間被鎖定，決定系統相應的設定值。而擴展總線(xiàn)XD在HPI口讀寫(xiě)時(shí)要用到，所以使用MAX7000進(jìn)行隔離。系統處在復位階段，則通過(guò)MAX7000使得DSP的相應管腳的值等于設定值，復位結束后，MAX7000相應管腳為高阻態(tài)，使得XD可以作為正常的總線(xiàn)使用。

DSP自舉有特定的時(shí)間要求。在復位結束后，XD的配置管腳必須保持一段時(shí)間，TMS320C6202要求時(shí)間為5個(gè)時(shí)鐘周期，例如在200MHz時(shí)鐘情況下必須保持25ns。

1．2．3 HPI口接口邏輯實(shí)現

MPEG-4壓縮編碼器壓縮后的數據，通過(guò)網(wǎng)絡(luò )傳輸控制模塊傳輸到網(wǎng)絡(luò )上去，從而實(shí)現網(wǎng)絡(luò )實(shí)時(shí)圖像傳輸。而DSP與網(wǎng)絡(luò )傳輸模塊(MCF5272)通過(guò)HPI口連接。其接口邏輯由CPLD完成。硬件連線(xiàn)圖如圖3所示。

根據系統的邏輯要求以及實(shí)際的仿真結果，CPLD選用EPM7128SLC84。該芯片共有2500門(mén)，128個(gè)宏單元，最多100個(gè)用戶(hù)自定義管腳。

2 CPLD邏輯控制的具體實(shí)現

2．1 復位信號的實(shí)現

復位信號邏輯產(chǎn)生較簡(jiǎn)單，需要處理的是按鍵的去抖動(dòng)。由于按鍵是機械觸點(diǎn)，當機械觸點(diǎn)斷開(kāi)、閉合時(shí)會(huì )有抖動(dòng)，為使每一次按鍵只作一次響應，就必須考慮去除抖動(dòng)。在通過(guò)按鍵獲得復位信號為低的信息時(shí)，不是立即認定按鍵已被按下，而是延時(shí)一段時(shí)間后再次檢測復位信號。如果仍為低，說(shuō)明按鍵的確按下了，這實(shí)際上是避開(kāi)了按鍵按下時(shí)的抖動(dòng)時(shí)間。同樣，在檢測到按鍵釋放后，再延時(shí)幾個(gè)毫秒，消除后沿的抖動(dòng)，然后再對鍵值處理。由于抖動(dòng)現象主要出現在按鍵按下后，采用延時(shí)方法可有效地減少按鍵的抖動(dòng)現象。

2．2 BOOT模式的實(shí)現

為了滿(mǎn)足在復位有效期間對相應管腳進(jìn)行配置，在復位無(wú)效時(shí)，使管腳進(jìn)入高阻態(tài)。以其中一個(gè)管腳為例，采用Verilog語(yǔ)言，用如下語(yǔ)句實(shí)現該功能：

assign hd0=(tp4)?rst_hd0：1′bz；

／／復位有效期間，tp4為1，hd=rst_hdo，即為設定值；復位無(wú)效時(shí)，tp4=0，hd為高阻態(tài)。

圖4

因為DSP自舉有特定的時(shí)間要求，在復位信號結束后，配置管腳的值必須至少保持25ns。通過(guò)對復位信號作一定的延時(shí)，可以滿(mǎn)足要求。采用CPLD將信號作一定的延時(shí)，并不能簡(jiǎn)單地在信號后串接一些非門(mén)或其它門(mén)電路，因為開(kāi)發(fā)軟件在綜合設計時(shí)會(huì )將這些門(mén)作

【CPLD在DSP系統中的應用設計】相關(guān)文章：

CPLD器件在時(shí)間統一系統中的應用03-18

CPLD在發(fā)射機控制保護系統中的應用03-18

基于CPLD的系統中I2C總線(xiàn)的設計03-18

基于DSP的智能座椅系統的設計03-07

基于DSP的Bluetooth嵌入式系統應用03-20

VHDL在高速圖像采集系統中的應用設計03-18

UML 在嵌入式系統設計中的應用03-18

基于DSP的語(yǔ)音處理系統的設計11-22

鐵電存儲器FM18L08在DSP系統中的應用03-21