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基于FPGA流水線(xiàn)分布式算法的FIR濾波器的實(shí)現
摘要：提出了一種采用現場(chǎng)可編碼門(mén)陣列器件（FPGA）并利用窗函數法實(shí)現線(xiàn)性FIR數字濾波器的設計方案，并以一個(gè)十六階低通FIR數字濾波器電路的實(shí)現為例說(shuō)明了利用Xilinx公司的Virtex-E系列芯片的設計過(guò)程。對于在FPGA中實(shí)現FIR濾波器的關(guān)鍵——乘加運算，給出了將乘加運算轉化為查找表的分布式算法。設計的電路通過(guò)軟件進(jìn)行了驗證并進(jìn)行了硬件仿真，結果表明：電路工作正確可靠，能滿(mǎn)足設計要求。隨著(zhù)數字技術(shù)日益廣泛的應用，以現場(chǎng)可編程門(mén)陣列（FPGA）為代表的ASIC器件得到了迅速普及和發(fā)展，器件集成度和速度都在高速長(cháng)。FPGA既具有門(mén)陣列的高邏輯密度和高可靠性，又具有可編碼邏輯器件的用戶(hù)可編程特性，可以減少系統設計和維護的風(fēng)險，降低產(chǎn)品成本，縮短設計周期。
分布式算法是一種以實(shí)現乘加運算為目的的運算方法。它與傳統算法實(shí)現乘加運算的不同在于執行部分積運算的先后順序不同。簡(jiǎn)單地說(shuō)，分布式算法在完成乘加功能時(shí)是通過(guò)將各輸入數據每一對應位產(chǎn)生的部分積預先進(jìn)相加形成相應部分積，然后在對各部門(mén)積進(jìn)行累加形成最終結果，而傳統算法是等到所有乘積產(chǎn)生之后再進(jìn)行相加來(lái)完成乘加運算的。與傳統算法相比，分布式算法可極大地減少硬件電路規模，很容易實(shí)現流水線(xiàn)處理，提高電路的執行速度。
FPGA有著(zhù)規整的內部邏輯塊陣列和豐富的連線(xiàn)資源，特別適合細粒度和高并行度結構特點(diǎn)的數字信號處理任務(wù)，如FIR、FFT等。本文詳細討論利用FPGA實(shí)現FIR濾波器的設計過(guò)程，并且對設計中的關(guān)鍵技術(shù)——分布式算法進(jìn)行詳細描述。
1 FIR和分布式算法
1.1 FIR的基本概念
FIR濾波器的數學(xué)表達式為：
式中，N是FIR濾波器的抽頭數，x(n)表示第n時(shí)刻的輸入樣本；h(i)是FIR濾波器的第i級抽頭系數。
普通的直接型FIR濾波器結構如圖1所示。
FIR濾波器實(shí)質(zhì)上是一個(gè)分節的延遲線(xiàn)，把每一節的輸出加權累加，便得到濾波器的輸出。對于FIR濾波器，幅度上只需滿(mǎn)足以下兩個(gè)條件之一，就能構成線(xiàn)性相位FIR濾波器。
h(n)=h(N-1-n) (2)
h(n)=-h(N-1-n) (3)
式（2）稱(chēng)為第一類(lèi)線(xiàn)性相位的幅度條件（偶對稱(chēng)），式（3）稱(chēng)為第二類(lèi)線(xiàn)性相位的幅度條件（奇對稱(chēng)）。
1.2 FIR濾波器的優(yōu)化
在實(shí)際應用中，為了減少邏輯資源的占有量和提高系統的運行速度，對FIR濾波器需要進(jìn)行優(yōu)化處理。本文采用的優(yōu)化主要有兩種：一種是對表達式進(jìn)行優(yōu)化，另一種是在FPGA實(shí)現中利用特有的查找表進(jìn)行優(yōu)化。
1.2.1 表達式的直接優(yōu)化
對于線(xiàn)性相位因果FIR濾波器，它的系列具有中心對稱(chēng)特性，即h(i)=±h(N-1-i)。令s(i)=x(i) ±x(N-1-i)，對于偶對稱(chēng)，代入式（1）可得：
根據方程（4），線(xiàn)性相位FIR濾波器的直接型結構可以改為如圖2所示的結構，從而使N次乘法減少為[N/2]次，加法次數增加了[N/2]次（N為偶數），總的運算量減少。
1.2.2 利用查找表進(jìn)行設計優(yōu)化
由于實(shí)現的是固定系數的FIR濾波器，所以可以用利用簡(jiǎn)化的過(guò)程（如查找表）減少設計所耗用的器件資源。
以一個(gè)8階FIR濾波器為例來(lái)說(shuō)明在FPGA實(shí)現中優(yōu)化的過(guò)程。假定濾波器的輸入為2bit的正整數，由（4）可以得到輸出為：
y(n)=s(0)h(0) s(1)h(1) s(2)h(2) s(3)h(3) (5)
這時(shí)的乘法和加法就可以并行地采用查找表實(shí)現，其結構示意圖如圖3所示。
在圖3中，右面4個(gè)信號是輸入的低位bit，左邊是輸入信號的高位bit。低位和P1最多使用4bit，由于系數固定，查找表實(shí)現起來(lái)很方便；高位和P2可按同樣方法計算。在該結構中，部門(mén)積P1和P2可以利用Virtex-E的4輸入查找表實(shí)現，所有的計算都可并行完成。由于輸入為2bit，因此只用了一個(gè)加法器；對于更多位數的輸入來(lái)說(shuō)，將需要更多的加法器。這樣就實(shí)現了將乘法器轉化為回法器，減少了解邏輯資源，優(yōu)化了設計。
1.3 分布式算法
分布式算法在20多年前被首次提出，但直到Xilinx發(fā)明FPGA的查找表結構以后，分布式算法才在20世紀90年代初重新受到重視，并被有效地應用在FIR濾波器的設計中。下面介紹分布式算法的原理。
式（1）可以用下式表示：
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