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基于FPGA的直接數字頻率合成器的設計和實(shí)現
摘要：介紹了利用Altera的FPGA器件（ACEX EP1K50）實(shí)現直接數字頻率合成器的工作原理、設計思想、電路結構和改進(jìn)優(yōu)化方法。直接數字頻率合成（Direct Digital Fraquency Synthesis,即DDFS，一般簡(jiǎn)稱(chēng)DDS）是從相位概念出發(fā)直接合成所需要波形的一種新的頻率合成技術(shù)。
目前各大芯片制造廠(chǎng)商都相繼推出采用先進(jìn)CMOS工藝生產(chǎn)的高性能和多功能的DDS芯片（其中應用較為廣泛的是AD公司的AD985X系列），為電路設計者提供了多種選擇。然而在某些場(chǎng)合，專(zhuān)用的DDS芯片在控制方式、置頻速率等方面與系統的要求差距很大，這時(shí)如果用高性能的FPGA器件設計符合自己需要的DDS電路就是一個(gè)很好的解決方法。
ACEX 1K是Altera公司著(zhù)眼于通信、音頻處理及類(lèi)似場(chǎng)合的應用而推出的FPGA器件芯片系列，總的來(lái)看將會(huì )逐步取代FLEX 10K系列，成為首選的中規模器件產(chǎn)品。它具有如下特點(diǎn)：
（1）ACEX 1K采用查找表（LUT）和EAB（嵌入式陣列塊）相結合的結構，特別適用于實(shí)現復雜邏輯功能存儲器功能，例如通信中應用的數字信號處理、多通道數據處理、數據傳遞和微控制等。
（2）典型門(mén)數為1萬(wàn)到10萬(wàn)門(mén)，有多達49152位的RAM（每個(gè)EAB有4096位RAM）。
（3）器件內核采用2.5V電壓，功耗低，能夠提供高達250MHz的雙向I/O功能，完全支持33MHz和66MHz的PCI局部總線(xiàn)標準。
（4）具有快速連續式延時(shí)可預測的快速通道互連（Fast Track）；具有實(shí)現快速加法器、計數器、乘法器和比較器等算術(shù)功能的專(zhuān)用進(jìn)位鏈和實(shí)現高速多扇入邏輯功能的專(zhuān)用級連接。
ACEX EP1K50具有典型門(mén)數50000門(mén)，邏輯單元2880個(gè)，嵌入系統塊10個(gè)，完全符合單片實(shí)現DDS電路的要求。因此采用它設計DDS電路，設計工具為Altera的下一代設計工具Quartus軟件。
1 DDS電路工作原理
圖1所示是一個(gè)基于的DDS電路的工作原理框圖。
DDS的工作原理是以數控振蕩器的方式產(chǎn)生頻率、相位可控制的正弦波。電路一般包括基準時(shí)鐘、頻率累加器、相位累加器、幅度/相位轉換電路、D/A轉換器和低通濾波器（LPF）。頻率累加器對輸入信號進(jìn)行累加運算，產(chǎn)生頻率控制數據X（frequency data或相位步進(jìn)量）。相位累加器由N位全加器和N位累加寄存器級聯(lián)而成，對代表頻率的2進(jìn)制碼進(jìn)行累加運算，是典型的反饋電路，產(chǎn)生累加結果Y。幅度/相位轉換電路實(shí)質(zhì)上是一個(gè)波形寄存器，以供查表使用。讀出的數據送入D/A轉換器和低通濾波器。
具體工作過(guò)程如下：
每來(lái)一個(gè)時(shí)鐘脈沖Fclk，N位加法器將頻率控制數據X與累加寄存器輸出的累加相位數據相加，把相加后的結果Y送至累加寄存器的輸入端。累加寄存器一方面將在上一時(shí)鐘周期作用后所產(chǎn)生的新的相位數據反饋到加法器的輸入端，以使加法器在下一時(shí)鐘的作用下繼續與頻率控制數據X相加；另一方面將這個(gè)值作為取樣地址值送入幅度/相位轉換電路（即圖1中的波形存儲器），幅度/相位轉換電路根據這個(gè)地址輸出相應的波形數據。最后經(jīng)D/A轉換器和低通濾波器將波形數據轉換成所需要的模擬波形。
相位累加器在基準時(shí)鐘的作用下，進(jìn)行線(xiàn)性相位累加，當相位累加器加滿(mǎn)量時(shí)就會(huì )產(chǎn)生一次溢出，這樣就完成了一個(gè)周期，這個(gè)周期也就是DDS信號的一頻率周期。
DDS輸出信號的頻率由下式給定：
Fout=(X/Y) ×Fclk
假定基準時(shí)鐘為70MHz，累加器為16位，則Y=2 16=65536
Fclk=70MHz
再假定X=4096,則
Fout=(4096/65536) ×70=4.375MHz
可見(jiàn)，通過(guò)設定相位累加器位數、頻率控制字X和基準時(shí)鐘的值，就可以產(chǎn)生任一頻率的輸出。DDS的頻率分辨率定義為：
Fout=Fclk/Y (2)
由于基準時(shí)鐘一般固定，因此相位累加器的位數就決定了頻率分辨率。如上面的例子，相位累加器為16位，那么頻率分辨率就可以認為是16位。位數越多，分頻率越高。
2 利用FPGA設計DDS電路
在用FPGA設計DDS電路的時(shí)候，相位累加器是決定DDS電路性能的一個(gè)關(guān)鍵部分，小的累加器可以利用ACEX器件的進(jìn)位鏈得到快速、高效的電路結構。然而由于進(jìn)位鏈必須位于臨近的LAB（邏輯陣列塊）和LE（邏輯單元）內，因此長(cháng)的進(jìn)位鏈勢必會(huì )減少其它邏輯使用的布線(xiàn)資源，同時(shí)過(guò)長(cháng)的進(jìn)位鏈也會(huì )制約整個(gè)系統速度的提高。
另一種提高速度的辦法是采用流水線(xiàn)技術(shù)，即把在一個(gè)時(shí)鐘內要完成的邏輯操作分成幾步較小的操作，并插入幾個(gè)時(shí)鐘周期來(lái)提高系統的數據吞吐率。但是流水線(xiàn)技術(shù)比較適合開(kāi)環(huán)結構的電路，要用在累加器這樣的閉環(huán)反饋的電路中必須謹慎考慮，以保證設計的準確無(wú)誤。
綜合考慮后，相位累加器采用進(jìn)位鏈和流水線(xiàn)技術(shù)相結合的辦法來(lái)證明，這樣既能保證較高的資源利用率，又能大幅提高系統的性有和速度。
相位/幅度轉換電路是DDS電路中的另一個(gè)關(guān)鍵部分，設計中面臨的主要問(wèn)題就是資源的開(kāi)銷(xiāo)。該電路通常采用ROM結構，相位累加器的輸出是一種數字式鋸齒波，通過(guò)取它的若干位作為ROM的地址輸入，而后通過(guò)查表和運算，ROM就能輸出所需波形的量化數據。
在FPGA（針對Altera公司的器件）中，ROM一般由EAB實(shí)現，并且ROM表的尺寸隨著(zhù)地址位數或數據位數的增加成指數遞增關(guān)系，因此在滿(mǎn)足信號性能的前提條件下，如何減少資源的開(kāi)銷(xiāo)就是一個(gè)重要的問(wèn)題。在實(shí)際設計時(shí)我們充分利用了信號周期內的對稱(chēng)性和算術(shù)關(guān)系來(lái)減少EAB的開(kāi)銷(xiāo)。
在實(shí)際設計中，根據項目具體要求，還設計了一個(gè)系統控制電路。
綜合以上考慮，整個(gè)DDS電路的電路結構如圖2所示。
采用Verilog硬件描述語(yǔ)言實(shí)現整個(gè)電路，不僅利于設計文檔的管理，而且方便設計的修改和擴充，還可以在不同FPGA器件之間實(shí)現移植。
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