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用CPLD實(shí)現DSP與PLX9054之間的連接
摘要：介紹了利用CPLD實(shí)現DSP芯片TMS320C6711b和PCI橋芯片PLX9054之間高速數據傳輸的系統設計方法，并給出了相應的系統設計原理圖，同時(shí)對該系統的性能進(jìn)行了分析。ＣＰＬＤ是一種復雜的用戶(hù)可編程邏輯器件。它以操作靈活，開(kāi)發(fā)迅速，投資風(fēng)險低，可多次編程擦寫(xiě)和在系統可編程（Ｉｎ Ｓｙｓｔｅｍ ｐｒｏｇｒａｍｍａｂｉｌｉｔｙ）等特點(diǎn)而成為一種可優(yōu)化硬件電路設計且具競爭力的產(chǎn)品。近年來(lái)，隨著(zhù)微電子集成工藝的不斷發(fā)展，各種系列的ＣＰＬＤ可為簡(jiǎn)單ＰＡＬ綜合設計到先進(jìn)實(shí)時(shí)硬件現場(chǎng)升級等全部范圍內的任務(wù)設計提供全套的解決方法。本文將給出如何使用Ｘｉｌｉｎｘ公司的ＣＰＬＤ器件ＸＣ９５００ＬＶ實(shí)現ＰＬＸ９０５４的局部總線(xiàn) （ｌｏｃａｌ ｂｕｓ）和ＤＳＰ的ＨＰＩ口之間的實(shí)時(shí)通信方法。采用這種設計可以以單字或ＤＭＡ方式完成主機與ＤＳＰ之間的高速數據傳輸，傳輸速率可達到１６Ｍｂ／ｓ。該方法可廣泛應用于實(shí)時(shí)圖形、圖像及動(dòng)畫(huà)處理等場(chǎng)合。
圖1
１ 設計需求
１．１ ｌｏｃａｌ ｂｕｓ接口要求
ＰＬＸ９０５４是ＰＣＩ接口專(zhuān)用主從器件，包括通信、網(wǎng)絡(luò )、磁盤(pán)控制、多媒體等高性能接口功能。ＰＬＸ９０５４可以以多種方式實(shí)現從ｐｃｉ ｂｕｓ端到ｌｏｃａｌ ｂｕｓ端(局部總線(xiàn))的數據轉移, 如直接傳輸，ＤＭＡ控制傳輸等。通過(guò)ｐｃｉ ｂｕｓ和ｌｏｃａｌ ｂｕｓ之間以六個(gè)可編程ＦＩＦＯ的不同連接可實(shí)現突發(fā)并發(fā)傳輸， 同時(shí)也可通過(guò)串行ＥＥＰＲＯＭ或ＰＣＩ主控設備對ＰＬＸ９０５４內部的配置寄存器進(jìn)行設置，其簡(jiǎn)化框圖如圖１所示。圖中，通過(guò)配置ＥＥＰＲＯＭ可設置ＰＬＸ９０５４作為ＰＣＩ總線(xiàn)的從設備?工作在Ｃ模式下（數據、地址總線(xiàn)非復用），該模式下的ｌｏｃａｌ ｂｕｓ數據寬度為１６ｂｉｔ，同時(shí)，通過(guò)使能外部設備就緒信號ＲＥＡＤＹ還可以禁止無(wú)限爆發(fā)操作（屏蔽ＢＴＥＲＭ ｂｉｔ）。
Ｌｏｃａｌ ｂｕｓ端的讀、寫(xiě)時(shí)序基本相同，圖２所示是其單字讀寫(xiě)操作時(shí)序。以寫(xiě)周期為例，首先，ＰＬＸ９０５４通過(guò)置ＬＨＯＬＤ信號有效來(lái)申請ｌｏｃａｌ ｂｕｓ的主控權，在收到ｌｏｃａｌ ｂｕｓ仲裁的響應信號ＬＨＯＬＤＡ之后，ＰＬＸ９０５４將成為ｌｏｃａｌ ｂｕｓ的主控，隨后置ＡＤＳ信號為低，使得地址總線(xiàn)信號ＬＡ[３１：２]、字節使能信號ＬＢＥ[３：０]和讀寫(xiě)選擇信號ＬＷ／ Ｒ 進(jìn)入有效狀態(tài)，一個(gè)ＬＣＬＫ周期之后，９０５４停止驅動(dòng)ＡＤＳ，這時(shí)，地址總線(xiàn)ＬＡ[３１：２]上的地址信號將保持有效直至數據線(xiàn)上的數據有效并保持一個(gè)ＬＣＬＫ周期。數據線(xiàn)ＬＤ[１５：０]上的數據信號由ＲＥＡＤＹ驅動(dòng)， ＲＥＡＤＹ表示ｌｏｃａｌ ｂｕｓ設備已經(jīng)準備好，可以發(fā)送或者接收數據。ＢＬＡＳＴ信號由ＰＬＸ９０５４提供，ＢＬＡＳＴ信號為低表示一次傳輸的最后一個(gè)字節，ＢＬＡＳＴ的上升沿可用于標志一次數據傳輸的完成。一個(gè)ＬＣＬＫ周期之后，ＰＬＸ９０５４拉低ＬＨＯＬＤ?以放棄對ｌｏｃａｌ ｂｕｓ的主控權，此后，ｌｏｃａｌ ｂｕｓ仲裁響應９０５４的ＬＨＯＬＤ信號，并拉低ＬＨＯＬＤＡ以收回ｌｏｃａｌ ｂｕｓ主控權，這時(shí)的ｌｏｃａｌ ｂｕｓ置于閑置狀態(tài)。這里，ＰＬＸ９０５４作為ｌｏｃａｌ ｂｕｓ主控權的唯一申請者，只要提出總線(xiàn)申請，ｌｏｃａｌ ｂｕｓ仲裁就會(huì )立即響應該申請。
１．２ ＨＰＩ口設計要求
ＨＰＩ口是一種數據寬度為１６ｂｉｔ的并行端口（Ｃ６４＊＊系列ＤＳＰ中，ＨＰＩ口的數據寬度達到３２ｂｉｔ）。通過(guò)ＨＰＩ口，主機可以直接對ＣＰＵ的存儲器空間進(jìn)行操作。在Ｃ６２１＊／Ｃ６７１＊系列ＤＳＰ中，沒(méi)有留出專(zhuān)門(mén)的ＥＤＭＡ通道來(lái)執行ＨＰＩ口的訪(fǎng)問(wèn)操作，而是直接將ＨＰＩ口連接到內部的地址產(chǎn)生硬件上，因而提高了對內部存儲空間的訪(fǎng)問(wèn)速度。ＨＰＩ口內部加入了兩個(gè)八級深度的讀寫(xiě)緩沖，可以執行地址自增的讀寫(xiě)操作，提高讀寫(xiě)操作的吞吐量。ＨＰＩ口為內部ＣＰＵ提供了標準３２ｂｉｔ的數據接口，同時(shí)為外部主機也提供了一個(gè)經(jīng)濟的１６ｂｉｔ接口，所以對外部主機而言，每次讀寫(xiě)必須執行成對的１６ｂｉｔ操作。
ＨＰＩ口內部有三個(gè)寄存器，分別是控制寄存器（ＨＰＩＣ），地址寄存器（ＨＰＩＡ）和數據寄存器（ＨＰＩＤ）。這三個(gè)寄存器可以直接被主機訪(fǎng)問(wèn)，主機每執行一次對ＣＰＵ內部存儲空間的訪(fǎng)問(wèn)都必須先對控制寄存器和地址寄存器寫(xiě)入相應的值，然后才能對數據寄存器進(jìn)行讀寫(xiě)操作。ＨＰＩ口的外部接口是由數據總線(xiàn)ＨＤ?１５：０?以及一部分用于描述和控制ＨＰＩ接口的控制信號組成，這些控制信號的具體類(lèi)型如下：
ＨＣＮＴＬ[１:０]：控制ＨＰＩ的操作類(lèi)型;
ＨＨＷＩＬ：半字確認輸入，“０”，“１”分別表示一次字傳輸的第一個(gè)半字和第二個(gè)半字；
ＨＲ／Ｗ：讀／寫(xiě)選擇；
ＨＲＤＹ：就緒狀態(tài)標志；
ＨＩＮＴ：中斷標志，ＤＳＰ向主機提出中斷；
ＨＡＳ：區別地址／數據復用總線(xiàn)的數據與地址；
ＨＤＳ１，ＨＤＳ２，ＨＣＳ：數據選通輸入，三者配合可用于產(chǎn)生一個(gè)ＨＰＩ內部選通信號ＨＳＴＲＯＢＥ：
ＨＳＴＲＯＢＥ ＝[ＮＯＴ（ＨＤＳ１ ＸＯＲ ＨＤＳ２）] ＯＲ ＨＣＳ；
對于一個(gè)寫(xiě)ＨＰＩ口的操作，應首先使能ＨＣＳ，變化ＨＤＳ１或ＨＤＳ２，可使ＨＳＴＲＯＢＥ信號產(chǎn)生一個(gè)下降沿，ＨＰＩ口在這個(gè)下降沿采樣控制信號ＨＣＮＴＬ?１：０?、ＨＨＷＩＬ和ＨＲ／Ｗ，同時(shí)在使能ＨＣＳ的同時(shí)扇出ＨＲＤＹ，以使主機進(jìn)入等待狀態(tài)，直到ＨＲＤＹ產(chǎn)生下降沿，表明ＨＰＩＤ已清空，可以接收新的數據。此時(shí)ＨＳＴＲＯＢＥ也將產(chǎn)生一個(gè)上升沿，并采樣ＨＤ?１５：０?上的數據并將其送入ＨＰＩＤ，以完成第一個(gè)半字的寫(xiě)入。對于第二個(gè)半字的寫(xiě)入，由于３２ｂｉｔ的ＨＰＩＤ已經(jīng)清空，可以直接寫(xiě)入數據，不會(huì )出現未準備好的情況，所以ＨＲＤＹ一直保持為低，與第一個(gè)字節的寫(xiě)入相同，該操作也在ＨＳＴＲＯＢＥ的下降沿采樣控制信號，并在ＨＳＴＲＯＢＥ的上升沿采樣數據總線(xiàn)ＨＤ[１５：０]的數據并送入ＨＰＩＤ，以完成一個(gè)３２ｂｉｔ的寫(xiě)入操作。
圖3
對于讀ＨＰＩ
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