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某些公司的電子類(lèi)筆試題基礎
1、fpga和asic的概念，他們的區別。
答：fpga是可編程asic。asic:專(zhuān)用集成電路，它是面向專(zhuān)門(mén)用途的電路，專(zhuān)門(mén)為一個(gè)用戶(hù)設計和制造的。
2、建立時(shí)間(setup time)與保持時(shí)間(hold time)意思?
答：建立時(shí)間是指觸發(fā)器的時(shí)鐘信號上升沿到來(lái)以前，數據穩定不變的時(shí)間。輸入信號應提前時(shí)鐘上升沿(如上升沿有效)t時(shí)間到達芯片，這個(gè)t就是建立時(shí)間-setup time.如不滿(mǎn)足setup time,這個(gè)數據就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數據才能被打入觸發(fā)器。保持時(shí)間是指觸發(fā)器的時(shí)鐘信號上升沿到來(lái)以后，數據穩定不變的時(shí)間。如果hold time不夠，數據同樣不能被打入觸發(fā)器。 如果不滿(mǎn)足建立和保持時(shí)間的話(huà)，那么dff將不能正確地采樣到數據，將會(huì )出現metastability(亞穩態(tài))的情況。如果數據信號在時(shí)鐘沿觸發(fā)前后持續的時(shí)間均超過(guò)建立和保持時(shí)間，那么超過(guò)量就分別被稱(chēng)為建立時(shí)間裕量和保持時(shí)間裕量。
3、什么是競爭與冒險現象?怎樣判斷?如何消除?
答：在組合邏輯中，由于門(mén)的輸入信號通路中經(jīng)過(guò)了不同的延時(shí)，導致到達該門(mén)的時(shí)間不一致叫競爭。產(chǎn)生毛刺叫冒險。如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現象。解決方法：一是添加布爾式的消去項，二是在芯片外部加電容。
4、同步電路和異步電路的區別是什么?
答：同步電路：存儲電路中所有觸發(fā)器的時(shí)鐘輸入端都接同一個(gè)時(shí)鐘脈沖源，因而所有觸發(fā)器的狀態(tài)的變化都與所加的時(shí)鐘脈沖信號同步。異步電路：電路沒(méi)有統一的時(shí)鐘，有些觸發(fā)器的時(shí)鐘輸入端與時(shí)鐘脈沖源相連，這有這些觸發(fā)器的狀態(tài)變化與時(shí)鐘脈沖同步，而其他的觸發(fā)器的狀態(tài)變化不與時(shí)鐘脈沖同步。
5、什么是nmos、pmos、cmos?什么是增強型、耗盡型?什么是pnp、npn?他們有什么差別?
答：mos場(chǎng)效應管即金屬-氧化物-半導體型場(chǎng)效應管，英文縮寫(xiě)為mosfet(metal-oxide-semiconductor field-effect-transistor)，屬于絕緣柵型。其主要特點(diǎn)是在金屬柵極與溝道之間有一層二氧化硅絕緣層，因此具有很高的輸入電阻(最高可達1015ω)。它也分n溝道管和p溝道管，符號如圖1所示。通常是將襯底(基板)與源極s接在一起。根據導電方式的不同，mosfet又分增強型、耗盡型。所謂增強型是指：當vgs=0時(shí)管子是呈截止狀態(tài)，加上正確的vgs后，多數載流子被吸引到柵極，從而“增強”了該區域的載流子，形成導電溝道。耗盡型則是指，當vgs=0時(shí)即形成溝道，加上正確的vgs時(shí)，能使多數載流子流出溝道，因而“耗盡”了載流子，使管子轉向截止。
pnp與npn的區別在表面上是以pn結的方向來(lái)定義的，實(shí)際上是以三極管的結構材料來(lái)區分的。pnp是兩邊的棒料是鎵，中間的是硅。鎵是第三主族的元素，其核外為三個(gè)電子，硅是第四主族的元素，其核外有四個(gè)電子，這樣在兩個(gè)pn的方向上的順序是p-n-n的關(guān)系;相反npn是兩邊的材料是硅，中間的是鎵，形成的pn結順序為n-p-n的關(guān)系。
順便說(shuō)明：p的意思是在pn結上缺少電子，以空穴為主導電的材料，也叫p型材料;n的意思是在pn結上有多余的電子，以電子為主導電的材料，也叫n型材料。
突然找到一個(gè)別人整理好的版本：
1、同步電路和異步電路的區別是什么?(仕蘭微電子)
異步電路主要是組合邏輯電路，用于產(chǎn)生地址譯碼器、fifo或ram的讀寫(xiě)控制信號脈沖，但它同時(shí)也用在時(shí)序電路中，此時(shí)它沒(méi)有統一的時(shí)鐘，狀態(tài)變化的時(shí)刻是不穩定的，通常輸入信號只在電路處于穩定狀態(tài)時(shí)才發(fā)生變化。也就是說(shuō)一個(gè)時(shí)刻允許一個(gè)輸入發(fā)生變化，以避免輸入信號之間造成的競爭冒險。電路的穩定需要有可靠的建立時(shí)間和持時(shí)間，待下面介紹。
同步電路是由時(shí)序電路(寄存器和各種觸發(fā)器)和組合邏輯電路構成的電路，其所有操作都是在嚴格的時(shí)鐘控制下完成的。這些時(shí)序電路共享同一個(gè)時(shí)鐘clk，而所有的狀態(tài)變化都是在時(shí)鐘的上升沿(或下降沿)完成的。比如d觸發(fā)器，當上升延到來(lái)時(shí)，寄存器把d端的電平傳到q輸出端。
在同步電路設計中一般采用d觸發(fā)器，異步電路設計中一般采用latch。
2、什么是同步邏輯和異步邏輯?(漢王筆試)
同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)鐘之間沒(méi)有固定的因果關(guān)系。
電路設計可分類(lèi)為同步電路和異步電路設計。同步電路利用時(shí)鐘脈沖使其子系統同步運作，而異步電路不使用時(shí)鐘脈沖做同步，其子系統是使用特殊的“開(kāi)始”和“完成”信號使之同步。由于異步電路具有下列優(yōu)點(diǎn)—無(wú)時(shí)鐘歪斜問(wèn)題、低電源消耗、平均效能而非最差效能、模塊性、可組合和可復用性—因此近年來(lái)對異步電路研究增加快速，論文發(fā)表數以倍增，而intel pentium 4處理器設計，也開(kāi)始采用異步電路設計。
異步電路主要是組合邏輯電路，用于產(chǎn)生地址譯碼器、fifo或ram的讀寫(xiě)控制信號脈沖，其邏輯輸出與任何時(shí)鐘信號都沒(méi)有關(guān)系，譯碼輸出產(chǎn)生的毛刺通常是可以監控的。同步電路是由時(shí)序電路(寄存器和各種觸發(fā)器)和組合邏輯電路構成的電路，其所有操作都是在嚴格的時(shí)鐘控制下完成的。這些時(shí)序電路共享同一個(gè)時(shí)鐘clk，而所有的狀態(tài)變化都是在時(shí)鐘的上升沿(或下降沿)完成的。
3、什么是"線(xiàn)與"邏輯，要實(shí)現它，在硬件特性上有什么具體要求?(漢王筆試)
線(xiàn)與邏輯是兩個(gè)輸出信號相連可以實(shí)現與的功能。在硬件上，要用oc門(mén)來(lái)實(shí)現(漏極或者集電極開(kāi)路)，由于不用oc門(mén)可能使灌電流過(guò)大，而燒壞邏輯門(mén)，同時(shí)在輸出端口應加一個(gè)上拉電阻。(線(xiàn)或則是下拉電阻)
4、什么是setup 和holdup時(shí)間?(漢王筆試)
5、setup和holdup時(shí)間,區別.(南山之橋)
6、解釋setup time和hold time的定義和在時(shí)鐘信號延遲時(shí)的變化。(未知)
7、解釋setup和hold time violation，畫(huà)圖說(shuō)明，并說(shuō)明解決辦法。(威盛via 2003.11.06 上海筆試試題)
時(shí)間(setup time)和保持時(shí)間(hold time)。建立時(shí)間是指在時(shí)鐘邊沿前，數據信號需要保持不變的時(shí)間。保持時(shí)間是指時(shí)鐘跳變邊沿后數據信號需要保持不變的時(shí)間。如果不滿(mǎn)足建立和保持時(shí)間的話(huà)，那么dff將不能正確地采樣到數據，將會(huì )出現metastability的情況。如果數據信號在時(shí)鐘沿觸發(fā)前后持續的時(shí)間均超過(guò)建立和保持時(shí)間，那么超過(guò)量就分別被稱(chēng)為建立時(shí)間裕量和保持時(shí)間裕量。
8、說(shuō)說(shuō)對數字邏輯中的競爭和冒險的理解，并舉例說(shuō)明競爭和冒險怎樣消除。(仕蘭微電子)
9、什么是競爭與冒險現象?怎樣判斷?如何消除?(漢王筆試)
在組合邏輯中，由于門(mén)的輸入信號通路中經(jīng)過(guò)了不同的延時(shí)，導致到達該門(mén)的時(shí)間不一致叫競爭。產(chǎn)生毛刺叫冒險。如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現象。解決方法：一是添加布爾式的(冗余)消去項，但是不能避免功能冒險，二是在芯片外部加電容。三是增加選通電路
在組合邏輯中，由于多少輸入信號變化先后不同、信號傳輸的路徑不同，或是各種器件延遲時(shí)間不同(這種現象稱(chēng)為競爭)都有可能造成輸出波形產(chǎn)生不應有的尖脈沖(俗稱(chēng)毛刺)，這種現象成為冒險。
10、你知道那些常用邏輯電平?ttl與coms電平可以直接互連嗎?(漢王筆試)
常用邏輯電平：ttl、cmos、lvttl、lvcmos、ecl(emitter coupled logic)、pecl(pseudo/positive emitter coupled logic)、lvds(low voltage differential signaling)、gtl(gunning transceiver logic)、btl(backplane transceiver logic)、etl(enhanced transceiver logic)、gtlp(gunning transceiver logic plus);rs232、rs422、rs485(12v，5v，3.3v);ttl和cmos不可以直接互連，由于ttl是在0.3-3.6v之間，而cmos則是有在12v的有在5v的。cmos輸出接到ttl是可以直接互連。ttl接到cmos需要在輸出端口加一上拉電阻接到5v或者12v。
cmos的高低電平分別為:vih>=0.7vdd,vil<=0.3vdd;voh>=0.9vdd,vol<=0.1vdd.
ttl的為:vih>=2.0v,vil<=0.8v;voh>=2.4v,vol<=0.4v.
用cmos可直接驅動(dòng)ttl;加上拉電阻后,ttl可驅動(dòng)cmos.
1、當ttl電路驅動(dòng)coms電路時(shí)，如果ttl電路輸出的高電平低于coms電路的最低高電平(一般為3.5v)，這時(shí)就需要在ttl的輸出端接上拉電阻，以提高輸出高電平的值。
2、oc門(mén)電路必須加上拉電阻，以提高輸出的搞電平值。
3、為加大輸出引腳的驅動(dòng)能力，有的單片機管腳上也常使用上拉電阻。
4、在coms芯片上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻產(chǎn)生降低輸入阻抗，提供泄荷通路。
5、芯片的管腳加上拉電阻來(lái)提高輸出電平，從而提高芯片輸入信號的噪聲容限增強抗干擾能力。
6、提高總線(xiàn)的抗電磁干擾能力。管腳懸空就比較容易接受外界的電磁干擾。
7、長(cháng)線(xiàn)傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。
上拉電阻阻值的選擇原則包括:
1、從節約功耗及芯片的灌電流能力考慮應當足夠大;電阻大，電流小。
2、從確保足夠的驅動(dòng)電流考慮應當足夠小;電阻小，電流大。
3、對于高速電路，過(guò)大的上拉電阻可能邊沿變平緩。綜合考慮
以上三點(diǎn),通常在1k到10k之間選取。對下拉電阻也有類(lèi)似道理
//oc門(mén)電路必須加上拉電阻，以提高輸出的搞電平值。
oc門(mén)電路要輸出“1”時(shí)才需要加上拉電阻不加根本就沒(méi)有高電平
在有時(shí)我們用oc門(mén)作驅動(dòng)(例如控制一個(gè)led)灌電流工作時(shí)就可以不加上拉電阻
oc門(mén)可以實(shí)現“線(xiàn)與”運算
oc門(mén)就是 集電極開(kāi)路輸出
總之加上拉電阻能夠提高驅動(dòng)能力。
什么是oc門(mén)?
oc門(mén)，又稱(chēng)集電極開(kāi)路(漏極開(kāi)路)與非門(mén)門(mén)電路，open collector(open drain)。為什么引入oc門(mén)? 實(shí)際使用中,有時(shí)需要兩個(gè)或兩個(gè)以上與非門(mén)的輸出端連接在同一條導線(xiàn)上，將這些與非門(mén)上的數據(狀態(tài)電平)用同一條導線(xiàn)輸送出去。因此，需要一種新的與非門(mén)電路—oc門(mén)來(lái)實(shí)現“線(xiàn)與邏輯”。
oc門(mén)主要用于3個(gè)方面：
1、實(shí)現與或非邏輯，用做電平轉換，用做驅動(dòng)器。由于oc門(mén)電路的輸出管的集電極懸空，使用時(shí)需外接一個(gè)上拉電阻rp到電源vcc。oc門(mén)使用上拉電阻以輸出高電平，此外為了加大輸出引腳的驅動(dòng)能力，上拉電阻阻值的選擇原則，從降低功耗及芯片的灌電流能力考慮應當足夠大;從確保足夠的驅動(dòng)電流考慮應當足夠小。
2、線(xiàn)與邏輯，即兩個(gè)輸出端(包括兩個(gè)以上)直接互連就可以實(shí)現“and”的邏輯功能。在總線(xiàn)傳輸等實(shí)際應用中需要多個(gè)門(mén)的輸出端并聯(lián)連接使用，而一般ttl門(mén)輸出端并不能直接并接使用，否則這些門(mén)的輸出管之間由于低阻抗形成很大的短路電流(灌電流)，而燒壞器件。在硬件上，可用oc門(mén)或三態(tài)門(mén)(st門(mén))來(lái)實(shí)現。 用oc門(mén)實(shí)現線(xiàn)與，應同時(shí)在輸出端口應加一個(gè)上拉電阻。
3、 三態(tài)門(mén)(st門(mén))主要用在應用于多個(gè)門(mén)輸出共享數據總線(xiàn)，為避免多個(gè)門(mén)輸出同時(shí)占用數據總線(xiàn)，這些門(mén)的使能信號(en)中只允許有一個(gè)為有效電平(如高電平)，由于三態(tài)門(mén)的輸出是推拉式的低阻輸出，且不需接上拉(負載)電阻，所以開(kāi)關(guān)速度比oc門(mén)快，常用三態(tài)門(mén)作為輸出緩沖器。
11、如何解決亞穩態(tài)。(飛利浦-大唐筆試)?
亞穩態(tài)是指觸發(fā)器無(wú)法在某個(gè)規定時(shí)間段內達到一個(gè)可確認的狀態(tài)。當一個(gè)觸發(fā)器進(jìn)入亞穩態(tài)時(shí)，既無(wú)法預測該單元的輸出電平，也無(wú)法預測何時(shí)輸出才能穩定在某個(gè)正確的電平上。在這個(gè)穩定期間，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種無(wú)用的輸出電平可以沿信號通道上的各個(gè)觸發(fā)器級聯(lián)式傳播下去。
同步復位在時(shí)鐘沿采復位信號，完成復位動(dòng)作。異步復位不管時(shí)鐘，只要復位信號滿(mǎn)足條件，就完成復位動(dòng)作。異步復位對復位信號要求比較高，不能有毛刺，如果其與時(shí)鐘關(guān)系不確定，也可能出現亞穩態(tài)。
13、moore 與 meeley狀態(tài)機的特征。(南山之橋)
moore狀態(tài)機的輸出僅與當前狀態(tài)值有關(guān),且只在時(shí)鐘邊沿到來(lái)時(shí)才會(huì )有狀態(tài)變化. mealy狀態(tài)機的輸出不僅與當前狀態(tài)值有關(guān),而且與當前輸入值有關(guān),這
14、多時(shí)域設計中,如何處理信號跨時(shí)域。(南山之橋)
不同的時(shí)鐘域之間信號通信時(shí)需要進(jìn)行同步處理，這樣可以防止新時(shí)鐘域中第一級觸發(fā)器的亞穩態(tài)信號對下級邏輯造成影響，其中對于單個(gè)控制信號可以用兩級同步器，如電平、邊沿檢測和脈沖，對多位信號可以用fifo,雙口ram，握手信號等。
跨時(shí)域的信號要經(jīng)過(guò)同步器同步，防止亞穩態(tài)傳播。例如：時(shí)鐘域1中的一個(gè)信號，要送到時(shí)鐘域2，那么在這個(gè)信號送到時(shí)鐘域2之前，要先經(jīng)過(guò)時(shí)鐘域2的同步器同步后，才能進(jìn)入時(shí)鐘域2。這個(gè)同步器就是兩級d觸發(fā)器，其時(shí)鐘為時(shí)鐘域2的時(shí)鐘。這樣做是怕時(shí)鐘域1中的這個(gè)信號，可能不滿(mǎn)足時(shí)鐘域2中觸發(fā)器的建立保持時(shí)間，而產(chǎn)生亞穩態(tài)，因為它們之間沒(méi)有必然關(guān)系，是異步的。這樣做只能防止亞穩態(tài)傳播，但不能保證采進(jìn)來(lái)的數據的正確性。所以通常只同步很少位數的信號。比如控制信號，或地址。當同步的是地址時(shí)，一般該地址應采用格雷碼，因為格雷碼每次只變一位，相當于每次只有一個(gè)同步器在起作用，這樣可以降低出錯概率，象異步fifo的設計中，比較讀寫(xiě)地址的大小時(shí)，就是用這種方法。如果兩個(gè)時(shí)鐘域之間傳送大量的數據，可以用異步fifo來(lái)解決問(wèn)題。
我們可以在跨越clock domain時(shí)加上一個(gè)低電平使能的lockup latch以確保timing能正確無(wú)誤。
1、基爾霍夫定理的內容是什么?
基爾霍夫定律包括電流定律和電壓定律
電流定律：在集總電路中，任何時(shí)刻，對任一節點(diǎn)，所有流出節點(diǎn)的支路電流的代數和恒等于零。
電壓定律：在集總電路中，任何時(shí)刻，沿任一回路，所有支路電壓的代數和恒等于零。
2、描述反饋電路的概念，列舉他們的應用。
反饋，就是在電子系統中，把輸出回路中的電量輸入到輸入回路中去。
反饋的類(lèi)型有：電壓串聯(lián)負反饋、電流串聯(lián)負反饋、電壓并聯(lián)負反饋、電流并聯(lián)負反饋。
負反饋的優(yōu)點(diǎn)：降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線(xiàn)性和非線(xiàn)性失真，有效地擴展放大器的通頻帶，自動(dòng)調節作用。
電壓負反饋的特點(diǎn)：電路的輸出電壓趨向于維持恒定。
電流負反饋的特點(diǎn)：電路的輸出電流趨向于維持恒定。
3、有源濾波器和無(wú)源濾波器的區別
無(wú)源濾波器：這種電路主要有無(wú)源元件r、l和c組成
有源濾波器：集成運放和r、c組成，具有不用電感、體積小、重量輕等優(yōu)點(diǎn)。
集成運放的開(kāi)環(huán)電壓增益和輸入阻抗均很高，輸出電阻小，構成有源濾波電路后還具有一定的電壓放大和緩沖作用。但集成運放帶寬有限，所以目前的有源濾波電路的工作頻
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