一個(gè)嵌入式系統的Petri網(wǎng)模型與CPLD實(shí)現

摘要：將Ｐｅｔｒｉ網(wǎng)與ＶＨＤＬ結合，運用Ｐｅｔｒｉ網(wǎng)建立硬件系統模型，然后采用ＶＨＤＬ語(yǔ)言進(jìn)行設計，最終下載到ＣＰＬＤ，成功地實(shí)現了整個(gè)硬件系統的邏輯控制器設計。

Ｐｅｔｒｉ網(wǎng)是異步并發(fā)系統，沒(méi)有人為的控制流，直觀(guān)地表示了非確定性；且可以圖形化的方式描述復雜的系統，并可運用數學(xué)工具進(jìn)行分析。因此，其在軟件系統的建模與仿真中得到廣泛應用。Ｐｅｔｒｉ網(wǎng)自身具備的可運行性方便了系統形式化描述級的模擬，可以用于表達不同抽象級上的系統概念并清楚地描述整個(gè)系統的運作過(guò)程。筆者發(fā)現Ｐｅｔｒｉ網(wǎng)的應用目前僅局限于軟件系統的設計，例如網(wǎng)絡(luò )協(xié)議、物流管理等，而在硬件系統中卻很少涉足。硬件系統隨著(zhù)功能的日益增強，其功能描述也越來(lái)越復雜�；�于硬件系統描述的ＶＨＤＬ語(yǔ)言以其強大的硬件描述能力，已被廣大科研工作者所采用。ＶＨＤＬ語(yǔ)言也適用于描述異步并發(fā)系統，因此可與Ｐｅｔｒｉ網(wǎng)建立的模型聯(lián)系起來(lái)。

本文采用自頂向下與層次分析相結合的設計方法?用Ｐｅｔｒｉ網(wǎng)的一個(gè)子類(lèi)Ｃ／Ｅ系統（條件／事件系統）對視頻輸入卡的邏輯控制器建立模型。針對控制器Ｃ／Ｅ模型中關(guān)心和需要觀(guān)察的變量，確定ＶＨＤＬ描述的實(shí)體和端口，由Ｃ／Ｅ系統網(wǎng)的拓撲結構確定條件和事件間的邏輯關(guān)系，構造ＶＨＤＬ語(yǔ)言中的結構體。采用ＥＤＡ開(kāi)發(fā)工具ＭＡＸ＋ＰＬＵＳ ＩＩ進(jìn)行代碼設計，邏輯綜合，并對設計進(jìn)行仿真，最后下載到ＣＰＬＤ，驗證了邏輯控制器設計的正確性。

圖1 視頻輸入卡結構框圖

１ 應用背景及控制器功能要求

圖１為某一視頻輸入卡結構框圖。前端視頻信號經(jīng)過(guò)解碼、緩沖后，將數據送入ＤＳＰ處理。其中由邏輯控制器協(xié)調各部分之間的運作。從圖１中可以看出，邏輯控制器與視頻切換、視頻解碼、視頻數據緩存以及ＤＳＰ等部分存在聯(lián)系，歸納起來(lái)需要完成五個(gè)基本功能：視頻通道切換控制；插入行標志信息；ＦＩＦＯ的初始化操作；寫(xiě)ＦＩＦＯ；讀ＦＩＦＯ。

要完成上述五個(gè)基本功能，必須保證每個(gè)功能與另一功能之間不存在沖突，但允許存在并發(fā)行為，同時(shí)它們之間的邏輯順序應保持一致。因此需要一個(gè)主控模塊協(xié)調各部分的操作。各功能部分之間的邏輯關(guān)系比較復雜，涉及到圖像數據的行同步以及場(chǎng)同步等問(wèn)題，一旦出錯，則接收的就不是有效的圖像數據，后續工作也不能正常進(jìn)行。為此，首先建立Ｐｅｔｒｉ網(wǎng)模型，并運用數學(xué)工具進(jìn)行分析，最后采用ＶＨＤＬ語(yǔ)言實(shí)現。

２ 控制器Ｐｅｔｒｉ網(wǎng)模型

應用Ｐｅｔｒｉ網(wǎng)的一個(gè)子類(lèi)Ｃ／Ｅ建立視頻輸入卡的邏輯控制器模型�？刂破鲗�(shí)現的五大功能，在滿(mǎn)足各自條件的情況下，能夠正確地完成相關(guān)操作。如果將每個(gè)功能展開(kāi)進(jìn)行Ｐｅｔｒｉ網(wǎng)模型設計，將會(huì )使整個(gè)Ｃ／Ｅ系統的節點(diǎn)過(guò)多。節點(diǎn)一多，則不易分析其性質(zhì)和計算它的可達樹(shù)、不變量等參數。Ｐｅｔｒｉ網(wǎng)特有的直觀(guān)易懂、適于交流的圖形表示也就失去了意義。采用層次分析的方法，首先在頂層根據各功能要求建立一個(gè)Ｐｅｔｒｉ網(wǎng)模型，然后在各個(gè)模塊內部建立更詳細的子模型。鑒于頂層和底層的分析方法類(lèi)似，只將頂層模型展開(kāi)討論。網(wǎng)絡(luò )的一些動(dòng)態(tài)特性，如庫所與變遷的含義如表１所示。

表1 庫所和變遷的含義

庫 所含 義變 遷含 義P1初始化FIFO有效T0系統開(kāi)始（sysSTART）P2初始化FIFO結束T1通道切換P3插入行屬性結束T2初始化FIFOP4讀FIFO有效T3插入行屬性標志P5通道切換有能T4寫(xiě)FIFOP6VREF=0T5讀FIFO奇場(chǎng)數據P7插入行屬性標志有效T6場(chǎng)開(kāi)始P8寫(xiě)FIFO有效T7場(chǎng)同步P9RST0=0T8行開(kāi)始P10HREF=0T9行同步P11VREF=1T0行有效P12HREF=1T11讀取FIFO偶場(chǎng)數據P13RST0=1　　P14偶場(chǎng)結束　　

邏輯控制器頂層Ｐｅｔｒｉ網(wǎng)模型如圖２所示。該模型是一個(gè)基本網(wǎng)系統，其狀態(tài)元素稱(chēng)為條件，變遷元素稱(chēng)為事件。事件的發(fā)生改變條件的狀態(tài)（成真與否），引起信息在網(wǎng)上的流動(dòng)?１?。由條件和事件組成的有向網(wǎng)通常表現為三元組（Ｂ，Ｅ；Ｆ），其中Ｂ為條件集，Ｅ為事件集。同時(shí)該模型還滿(mǎn)足如下條件：

·（Ｂ，Ｅ；Ｆ）為簡(jiǎn)單網(wǎng)；

·Ｂ中每個(gè)條件都有機會(huì )成真，也有機會(huì )成假；

·Ｅ中每個(gè)事件都有機會(huì )發(fā)生；

·由初始情態(tài)ｃｉ導出的可達情態(tài)集是完全可到達關(guān)系Ｒ下的等價(jià)類(lèi)。

因此，該模型還是一個(gè)Ｃ／Ｅ系統。在Ｐｅｔｒｉ網(wǎng)仿真軟件Ｖｉｓｕａｌ Ｏｂｊｅｃｔ Ｎｅｔ＋＋中進(jìn)行仿真測試，結果表明該模型能很好地描述控制器各部分之間的邏輯關(guān)系。

３ ＶＨＤＬ程序的基本單元設計

ＣＰＬＤ（復雜可編程邏輯器件）是處于并行工作方式的基本電路單元構成的高速、大規模集成器件，可作為一種并發(fā)系統模型與Ｐｅｔｒｉ網(wǎng)建立聯(lián)系。ＶＨＤＬ作為一種硬件描述語(yǔ)言，支持行為描述、數據流描述和結構化描述等多種描述方法，可以用并行和順序多種語(yǔ)句方式描述實(shí)際的系統，并可采用ＶＨＤＬ的并行語(yǔ)句描述Ｃ／Ｅ系統中條件／事件間的并發(fā)關(guān)系，用ＶＨＤＬ的順序語(yǔ)句描述條件／事件間的順序約束機制，為解決Ｃ／Ｅ系統中的有效沖突提供了可行的方法。

ＶＨＤＬ語(yǔ)言程序設計的基本單元稱(chēng)為一個(gè)基本設計實(shí)體，其主要由實(shí)體說(shuō)明（ｅｎｔｉｔｙ ｄｅｃｌａｒａｔｉｏｎ）和構造體（ａｒｃｈｉｔｅｃｔｕｒｅ ｂｏｄｙ）兩部分構成。實(shí)體說(shuō)明部分規定了設計單元的輸入輸出接口信號或引腳。根據該控制器的Ｃ／Ｅ系統中關(guān)心和需觀(guān)察的變量選擇系統的輸入和輸出信號，以確定基本設計單元的實(shí)體及其端口。在控

【一個(gè)嵌入式系統的Petri網(wǎng)模型與CPLD實(shí)現】相關(guān)文章：

嵌入式MPEG—4解碼系統的設計與實(shí)現03-19

基于Web的嵌入式數控系統實(shí)現03-07

面向網(wǎng)絡(luò )測試的嵌入式系統設計與實(shí)現03-07

嵌入式現場(chǎng)智能顯示系統的設計與實(shí)現03-07

CPLD器件的在系統動(dòng)態(tài)配置03-20

面向對象petri網(wǎng)防空C3I系統建模12-26

紅外通訊協(xié)議在嵌入式系統中的實(shí)現03-18

基于Winodws CE的嵌入式網(wǎng)絡(luò )監控系統的設計與實(shí)現03-18

基于OpenGL的邦寶模型積木分析系統設計與實(shí)現03-18