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高速DSP數據采集的信號完整性問(wèn)題
摘要：深入研究高速數字電路設計中的信號完整性問(wèn)題；分析電路中破壞信號完整性的原因；結合一個(gè)實(shí)際的ＤＳＰ數據采集系統、闡述實(shí)現信號完整性的具體方案。引言
當前，日漸精細的半導體工藝使得晶體管尺寸越來(lái)越小，因而器件的信號跳變也就越來(lái)越快，高速數字系統的快斜率瞬變和極高的工作頻率，以及很大的電路密集度，導致高速數字電路系統設計領(lǐng)域的信號完整性問(wèn)題以及電磁兼容性問(wèn)題日趨嚴重。破壞了信號完整性將直接導致信號失真、定時(shí)錯誤，以及產(chǎn)生不正確數據、地址和控制信號，從而千萬(wàn)系統誤工作甚至導致系統崩潰。因此，信號完整性問(wèn)題已經(jīng)越來(lái)越引起高速數字電路設計人員的關(guān)注。
１ 信號完整性問(wèn)題產(chǎn)生的機理
信號完整性的問(wèn)題主要包括傳輸線(xiàn)效應，如反射、時(shí)延、振鈴、信號的過(guò)程與下沖以及信號之間的串擾等，涉及傳輸線(xiàn)上的信號質(zhì)量及信號定時(shí)的準確性。
良好的信號質(zhì)量是確保穩定時(shí)序的關(guān)鍵。由于反射和串擾造成的信號質(zhì)量問(wèn)題都很可能帶來(lái)時(shí)序的偏移和紊亂。例如，串擾會(huì )影響信號的傳播延遲，導致在時(shí)鐘的上升沿或下降沿處采不到準確的邏輯；反射會(huì )造成數據信號在邏輯門(mén)限附近波動(dòng)，從而影響信號上升沿或下降沿變化；時(shí)鐘走線(xiàn)的干擾會(huì )造成一定的時(shí)鐘偏移。
信號完整性分析與設計是最重要的高速ＰＣＢ板級和系統級分析與設計手段，在硬件電路設計中扮演著(zhù)越來(lái)越重要的作用。一個(gè)數字系統能否正確工作，其關(guān)鍵在于信號定時(shí)是否準確。信號定時(shí)和信號在傳輸線(xiàn)上的傳輸延遲與信號波形的損壞程度密切相關(guān)。信號傳輸延遲和波形破損的原因復雜多樣，但主要是以下三種原因破壞了信號的完整性。
①電源、地址噪聲。它主要是源自于電源路徑以及ＩＣ封裝所造成的分布電感的存在。當系統的速度愈快，同時(shí)轉換邏輯狀態(tài)的Ｉ／Ｏ引腳個(gè)數愈多時(shí)，會(huì )產(chǎn)生較大的瞬態(tài)電流，導致電源線(xiàn)上和地線(xiàn)睥電壓波動(dòng)和變化，這就是平進(jìn)所說(shuō)的接地反彈。接地反彈是數字系統的幾個(gè)主要噪聲來(lái)源之一。接地反彈的噪聲常見(jiàn)的現象是，會(huì )造成系統的邏輯運作產(chǎn)生誤動(dòng)作，尤其近年來(lái)日益風(fēng)行的3.3V邏輯家族。
②串擾。信號在沿著(zhù)傳輸線(xiàn)傳輸時(shí)，是以電磁波的形式傳輸的。電磁波包含時(shí)變的電場(chǎng)和磁場(chǎng)。因為電磁場(chǎng)的能量主要是在傳輸線(xiàn)的外部，根據麥克斯韋方程知道，時(shí)變場(chǎng)會(huì )在周?chē)膫鬏斁�(xiàn)產(chǎn)生電壓和電流。那么對受到干擾的傳輸線(xiàn)而言，這個(gè)電壓和電流就是由串擾造成的。串擾主要源自?xún)上噜弻w之間所形成的互感與互容。串擾會(huì )隨著(zhù)印刷電路板的繞線(xiàn)布局密度增加而越顯嚴重，尤其是長(cháng)距離總線(xiàn)的布局，更容易發(fā)生串擾的現象。這種現象是經(jīng)由互容互感將能量由一個(gè)傳輸線(xiàn)耦合到相鄰傳輸線(xiàn)上的。
③反射。反射現象的原因是：信號傳輸線(xiàn)的兩端沒(méi)有適當的阻抗匹配，印刷電路板上的分支布局產(chǎn)生特性阻抗的斷點(diǎn)，過(guò)孔的尺寸以及其它互連所造成的阻抗不連續。所謂特性阻抗是定義為，“當導線(xiàn)上流經(jīng)有高頻信號時(shí)，所呈現的電壓／電流比值”。那么對于確定的傳輸線(xiàn)而言，其特性阻抗為一個(gè)常數。信號的反射現象就是因為信號的驅動(dòng)端和傳輸線(xiàn)的特性阻抗以及接收端的阻抗不一致所造成的。
２ 保證信號完整性的方法
２．１ 抑制接地反彈
通過(guò)以上分析可知，電源路么以及ＩＰ封裝所造成的分布電感是決定接地反彈的關(guān)鍵之一。要抑制接地反彈的影響，首先是減少ＩＣ封裝的分布電感。在考慮ＩＣ引腳的配置圖時(shí)，就應該將時(shí)鐘脈沖信號或數據／地址總線(xiàn)的引腳位置擺放在較靠近芯片的地方。其次，是采用分布電感量較小的ＩＣ封裝技術(shù)。表１列舉了幾種常見(jiàn)的ＩＣ封裝技術(shù)的分布電感量，可以看出表面貼片的封裝技術(shù)通常會(huì )比ＤＩＰ封裝技術(shù)少３０％的接地反彈；然后是降低印刷電路板端的分布電感量。由于電感與導體的長(cháng)度成正比，與寬度成反比，所以在高速數字系統里大都采用多層板。其中會(huì )在里層擺放一個(gè)或一個(gè)以上的接地層，接地層面積相當寬廣，目的旨在減少其地端回路的電感量。另外，電路設計時(shí)應盡可能避免讓某個(gè)邏輯門(mén)驅動(dòng)太多的負載。因為在數字電路若有多個(gè)并聯(lián)的邏輯裝置�？傒斎腚娙菔菍⒚總�(gè)邏輯裝置的輸入電容直接相加。
表1 幾種IC封裝技術(shù)的分布電感與電容
２．２ 解決串擾問(wèn)題
信號之間由于電磁場(chǎng)的相互耦合而產(chǎn)生的不期望的噪聲電壓信號稱(chēng)為信號串擾�！按當_”主要是源自?xún)上囝I(lǐng)導體之間的所形成的互感和互容。串擾超出一定的值將可能引發(fā)電路誤動(dòng)作，從而導致系統無(wú)法正常工作。下面分別探討互容、互感與串擾的關(guān)系，以及如何解決串擾問(wèn)題。
（１）電容耦合
串擾＝(ＺbCm)/tr
式中，Ｚb為受擾線(xiàn)的特性阻抗；Ｃm為互容；tr為輸入到干擾線(xiàn)的入射電壓之上升時(shí)間。
要改善互容產(chǎn)生的串擾，可以從兩個(gè)方面著(zhù)手。一是減少互容Ｃm,做法是在兩相鄰的傳輸線(xiàn)中間加進(jìn)屏蔽措施。通常，在兩個(gè)銅箔通路中加裝一個(gè)接地屏蔽通路，用以改善互容的干擾。二是在時(shí)序規定允許的情況下，增加轉態(tài)較頻繁的信號之上升時(shí)間。
改善互感所產(chǎn)生的串擾，惟有減少流經(jīng)互感的電流所形成的回路面積才是較為簡(jiǎn)易可行的辦法�？梢越柚档蛯Ь�(xiàn)與接地平面之間的距離，減小并行信號長(cháng)度，縮短信號層與平面層的間距，增大信號線(xiàn)間距等措施，來(lái)減少兩導線(xiàn)的互感量。
２．３ 改善反射
反射是產(chǎn)生干擾的幾個(gè)重要來(lái)源之一。為改善因線(xiàn)路的阻抗不匹配而造成反射的現象，可以選擇采用“布線(xiàn)拓撲”和“終端技巧”的辦法。
利用適當的布線(xiàn)拓撲法來(lái)改善反射現象，通常不需要增添額外的電子組件（例如，終端電阻或者鉗位二極管）。常見(jiàn)的布線(xiàn)拓撲法有４種，分別是樹(shù)狀法、菊鏈法、星狀法和回路法，如圖１所示。其中樹(shù)狀法是最差的布線(xiàn)法，它所造成的反射量最大，額外的負載效應和振鈴現象都需要加費心來(lái)處理；就“反射”的觀(guān)點(diǎn)，菊鏈法是較佳的布線(xiàn)法
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