ADPCM語(yǔ)音編解碼電路設計及FPGA實(shí)現

ADPCM語(yǔ)音編解碼電路設計及FPGA實(shí)現

近年來(lái),多媒體技術(shù)逐漸深入到人們的生活中。MP3播放器已經(jīng)成為流行的便攜式音頻播放設備,由于MP3編碼算法非常復雜,目前,一部分MP3播放器的錄音功能主要基于A(yíng)DPCM算法和DSP來(lái)實(shí)現。本文闡述了ADPCM語(yǔ)音編解碼VLSI芯片的設計方法以及利用FPGA的硬件實(shí)現。

ADPCM算法及其編解碼器原理

ADPCM(Adaptive DifferentialPulse Code Modulation,自適應差分脈沖編碼調制)綜合了APCM的自適應特性和DPCM系統的差分特性,是一種性能較好的波形編碼。它的核心思想是:利用自適應改變量化階的大小,即使用小的量化階去編碼小的差值,使用大的量化階去編碼大的差值,使用過(guò)去的樣本值估算下一個(gè)輸入樣本的預測值,使實(shí)際樣本值和預測值之間的差值總是最小。ADPCM記錄的量化值不是每個(gè)采樣點(diǎn)的幅值,而是該點(diǎn)的幅值與前一個(gè)采樣點(diǎn)幅值之差。
ADPCM是利用樣本與樣本之間的高度相關(guān)性和量化階自適應來(lái)壓縮數據的一種波形編碼技術(shù)。ADPCM標準是一個(gè)代碼轉換系統,它使用ADPCM轉換技術(shù)實(shí)現64Kb/s A律或u律PCM(脈沖編碼調制)速率和32Kb/s速率之間的相互轉換。ADPCM的簡(jiǎn)化框圖如圖1所示。
ADPCM編解碼器的輸入信號是G.711 PCM代碼,采樣率是8kHz,每個(gè)代碼用8位表示,因此它的數據率為64Kb/s。而ADPCM的輸出代碼是“自適應量化器”的輸出,該輸出是用4位表示的差分信號,它的采樣率仍然是8kHz,它的數據率為32Kb/s,這樣就獲得了2:1的數據壓縮。


電路的整體結構

基于A(yíng)DPCM算法,可將語(yǔ)音編解碼VLSI芯片分成編碼、解碼、存儲、控制和時(shí)鐘幾個(gè)模塊。編碼模塊實(shí)現數據壓縮功能,將輸入的PCM信號轉換成ADPCM碼,存儲模塊在控制模塊的作用下,保存編碼所得的ADPCM碼,解碼模塊實(shí)現解壓縮功能,將ADPCM碼轉換得到PCM碼;控制模塊的作用是控制其他模塊的協(xié)調工作;時(shí)鐘模塊主要實(shí)現對外部晶振的原始時(shí)鐘信號進(jìn)行分頻,以得到電路系統實(shí)際所需的時(shí)鐘信號。
電路整體結構如圖2所示,其中En_en、En_de分別是編碼和解碼的使能信號,RST則為復位信號。當WE為“1”時(shí),RAM寫(xiě)有效,而當WE為“0”時(shí),RAM讀有效,CS為“1”時(shí),RAM可進(jìn)行寫(xiě)或者讀操作。


電路設計過(guò)程

本文采用Top-down方法進(jìn)行電路設計。主要設計流程如下:首先基于Verilog HDL運用Active-HDL進(jìn)行電路的RTL級描述和功能仿真,將經(jīng)過(guò)功能仿真正確的程序在QuartusⅡ開(kāi)發(fā)系統中進(jìn)行綜合和適配,接下來(lái)將得到的網(wǎng)表文件(.vo)和具有時(shí)延信息的反標文件(.sdo)調入ModelSim SE中,并加入所選器件相應的器件庫進(jìn)行時(shí)序仿真,時(shí)序仿真通過(guò)后,將Quartus II得到的“*.sof”文件通過(guò)JTAG配置模式下載到FPGA中進(jìn)行不可掉電的實(shí)際測試,也可將“*.pof”文件通過(guò)AS配置模式下載到FPGA中進(jìn)行可掉電的實(shí)際測試。電路系統的頂層程序如下。
module ADPCM_TOP(PCM_OUT,PCM_IN,RECORD,PLAY,CLK,CLK8K):
parameter ADDR_WIDTH=14;
parameter PCM_WIDTH=8;
input PCM_IN;
wire PCM_IN;
output PCM_OUT;
wire PCM_OUT;
input CLK,RECORD,PLAY;
output CLK8K;
wire code_in,code_out;
wire en_encoder,en_decoder,re_rst,pl_rst,WE,CS,CLK_8K;
wire ADDRESS;
assign CLK8K=CLK_8K,
CLOCK—GE U0 (ClK,RECORD,CLK_8K);
encoder_new U1(PCM_INre_rst,en_encoder,CLK_8Kcode_in);
RAM U2(ADDRESS,WECS,CLK_8K,code_in,code_out);
decoder_new U3(pl_rstCLK_8K,code_out,en_decoderPCM_OUT);
controllogic U4(CS,re_rstpl_rst,en_encoder,en_decoder,WEADDRESS,RECORD,PLAYCLK_8K);
endmodule

予模塊電路設計及仿真

整個(gè)語(yǔ)音編解碼VLSI芯片包括編碼電路、解碼電路、存儲電路、控制電路和時(shí)鐘電路幾個(gè)部分。下面分別具體描述關(guān)鍵電路的設計。

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