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基于FPGA/CPLD和USB技術(shù)的無(wú)損圖像采集卡
摘要：介紹了外置式USB無(wú)損圖像采集卡的設計和實(shí)現方案，它用于特殊場(chǎng)合的圖像處理及其相關(guān)領(lǐng)域。針對圖像傳輸的特點(diǎn)，結合FPGA/CPLD和USB技術(shù)，給出了硬件實(shí)現框圖，同時(shí)給出了FPGA/CPLD內部時(shí)序控制圖和USB程序流程圖，結合框圖和部分程序源代碼，具體講述了課題中遇到的難點(diǎn)和相應的解決方案。現場(chǎng)圖像采集技術(shù)發(fā)展迅速，各種基于ISA、PCI等總線(xiàn)的圖像采集卡已經(jīng)相當成熟，結合課題設計了一款USB外置式圖像采集卡。該圖像采集卡已成功應用于一個(gè)圖像處理和識別的項目中，由于圖像信號不經(jīng)過(guò)壓縮處理，對后續處理沒(méi)有任何影響，因此圖像處理和識別的效果比一般的圖像采集卡要好，滿(mǎn)足了特殊場(chǎng)合的特殊需要。
1 外置式無(wú)損圖像采集卡的系統構成
整個(gè)無(wú)損圖像采集卡由圖像采集、圖像信號的處理和控制、USB傳輸和控制、PC機端的圖像還原和存儲等幾部分組成。
圖1 外置式圖像采集卡的硬件框圖
本文介紹的圖像采集卡采集的一幀圖像是720×576象素，如果取彩色圖像，每象素用2個(gè)字節表示，每幀圖像是720×576×16=6480kbps，分成奇數場(chǎng)和偶數場(chǎng)分別存儲在兩片SRAM中，則每片的SRAM存儲3240kbps的圖像數據，因此選用了256K×16=4M位的靜態(tài)存儲器（SRAM）。在圖像處理領(lǐng)域，通常只需要黑白圖像，可以只取圖像的黑白部分，每象素用1個(gè)字節表示，每幀圖像是720×576×8=3240kbps，每片SRAM存儲1620kbps的圖像數據。所采用的EZ-USB芯片理論速率是12Mbps，實(shí)際測得的速率是8Mbps，因此圖像采集卡每秒傳輸約1幀彩色圖像或2幀黑白圖像。
當插上圖像采集卡后，PC機會(huì )自動(dòng)識別它。在PC機上，應用程序通過(guò)USB向FPGA/CPLD發(fā)送圖像采集命令，CCD攝像頭輸出的PAL制式或NTSC制式的模擬視頻信號通過(guò)A/D轉換芯片轉換成數字視頻信號，用FPGA/CPLD作為采樣控制器，將數字信號存入靜態(tài)存儲器（SRAM）中，當完成一幀圖像采集后，FPGA/CPLD向USB發(fā)送中斷信號，要求USB進(jìn)行圖像數據的傳輸，在PC機端接收USB送來(lái)的一幀圖像數據，并且顯示、存儲圖像。文本具體講述了用該采集卡進(jìn)行黑白圖像的傳輸，整個(gè)硬件框圖如圖1所示。
2 外置式無(wú)損圖像采集卡的研制
2.1 圖像采集部分
圖像采集部分選用了Philips公司的視頻A/D轉換芯片SAA7111A（EVIP），對SAA7111A的初始化是通過(guò)EZ-USB所提供的一對I2C引腳SDA和SCL進(jìn)行的，在USB固件程序（Firmware）中進(jìn)行I2C通信程序的編寫(xiě)。本系統中SAA7111A的初始設定為：一路模擬視頻信號輸入、自動(dòng)增益控制、625行50Hz PAL制式、YUV 422 16bits數字視頻信號輸出、設置默認的圖像對比度、亮度及飽和度。SAA7111A芯片產(chǎn)生的數字視頻信號、控制信號和狀態(tài)信號送入控制芯片FPGA/CPLD中，即把場(chǎng)同步信號VREF、行同步信號HREF、奇偶場(chǎng)標志信號RTS0、片選信號CE、垂直同步信號VS、象素時(shí)鐘信號LLC2以及數字視頻信號VPO[15:8]等管腳連接到FPGA/CPLD芯片LC4128V，以便LC4128V獲知各種采集信息。同時(shí)，SRAM芯片的讀寫(xiě)信號、片選信號、高低字節信號、數據線(xiàn)IO[7:0]和地睛線(xiàn)A[17:0]連接到LC4128V，整個(gè)采集過(guò)程由FPGA/CPLD芯片LC4128V控制。
在PC機端，通過(guò)USB發(fā)出圖像采集命令后，FPGA/CPLD進(jìn)行圖像采集，由于CCD攝像頭輸出模擬信號，需要經(jīng)過(guò)視頻A/D轉化睛，把模擬視頻信號轉化成數字視頻信號，輸入進(jìn)FPGA/CPLD芯片，FPGA/CPLD根據狀態(tài)信號RTS0把奇偶場(chǎng)圖像信號分別存儲在SRAM（ODD）和SRAM（EVEN）中。
2.2 圖像信號的處理和控制
這部分是無(wú)損圖像采集卡的核心，需要對外圍的器件進(jìn)行集中控制和處理。FPGA/CPLD對圖像信號的采集、控制、存儲數據到SRAM以及從SRAM讀取數據都在這里實(shí)現。選用了Lattice公司的新一代產(chǎn)品ispMACH4000V-LC4128V，采用Verilog HDL作為硬件描述語(yǔ)言，但是所編寫(xiě)的Verilog源程序都適用于FPGA器件，又適用于CPLD器件。
FPGA/CPLD與USB接口部分由七個(gè)部分構成（如圖1所示）：Start線(xiàn)是拍攝線(xiàn)，它可以向FPGA/CPLD發(fā)出圖像采集命令，FPGA/CPLD把當前的奇數場(chǎng)圖像存儲在SRAM（ODD）中，把當前的偶數場(chǎng)圖像存儲在SRAM（EVEN）中；當一幀數據全部存儲完后，發(fā)出中斷（Interrupt）信號通知USB芯片；同時(shí)用State線(xiàn)作為狀態(tài)線(xiàn)，當State線(xiàn)為低電平時(shí)，表明USB可以從SRAM讀數據，當State線(xiàn)為高電平時(shí)，表明FPGA/CPLD正在向SRAM寫(xiě)數據；RamOdd用來(lái)選擇從SRAM（ODD）中讀取奇數場(chǎng)的數字視頻信號；RamEven用于選擇從SRAM（EVEN）中讀取偶數場(chǎng)的數字視頻信號；FPGA/CLPD輸出的數據線(xiàn)連接至USB和SRAM芯片，再通過(guò)USB傳送到PC機；FrdClk線(xiàn)是USB快速讀寫(xiě)方式輸出的讀選通信號，作為SRAM的時(shí)鐘，每來(lái)一個(gè)時(shí)鐘脈沖，地址值就加1，然后將對應地址單元中存儲的數據通過(guò)USB傳輸到PC機上。
下面具體描述FPGA/CPLD內部時(shí)序控制（如圖2所示）。首先需要產(chǎn)生FPGA/CPLD內部同步時(shí)鐘信號InClk，當FPGA/CPLD向SRAM存儲數字視頻信號時(shí)，用SAA7111A的LLC2作為內部同步時(shí)鐘信號；當FPGA/CPLD傳輸數字視頻信號時(shí)，用USB的讀選通信號FrdClk作為內部同步時(shí)鐘信號。當有VS上升沿時(shí)，如果RTS0為低電平，則表明是奇數場(chǎng)即將到來(lái)，產(chǎn)生LingPai高電平信號，對LingPai取反作用作SRAM（ODD）的寫(xiě)信號WE1；如果RTS0為高電平，則表明偶數場(chǎng)即將到來(lái)，產(chǎn)生LingPaiEven高電平信號，對LingPaiEven取反后用作SRAM（Even）的寫(xiě)信號WE2，WE1和WE2經(jīng)過(guò)與門(mén)后產(chǎn)生圖2中的兩個(gè)SRAM的寫(xiě)選通信號WE。此外，由LingRai和LingPaiEven產(chǎn)生LingPaiAll信號，作為選擇內部同步時(shí)鐘的控制信號。由USB芯片產(chǎn)生的Ramodd(OE1)和RamEven(OE2)信號，分別用作SRAM（ODD）和SRAM（EVEN）的讀信號，OE1和OE2經(jīng)過(guò)與門(mén)后產(chǎn)生圖2中的兩個(gè)SRAM讀選通信號OE。當LingPaiAll為高電平期間，表示FPG
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