基于FPGA的高頻時(shí)鐘的分頻和分配設計

摘要：介紹了為PET（正電子發(fā)射斷層掃描儀）的前端電子學(xué)模塊提供時(shí)間基準而設計的一種新型高頻時(shí)鐘扇出電路。該電路利用FPGA芯片來(lái)實(shí)現對高頻時(shí)鐘的分頻與分配，并用LVDS傳輸標準對生成的多路時(shí)鐘信號進(jìn)行傳輸，從而最大程度地減少了輸出各路時(shí)鐘之間的延時(shí)偏差，同時(shí)利用低壓差分信號的傳輸特性增強了信號的抗干擾能力。文章給出了采用VHDL語(yǔ)言編寫(xiě)的時(shí)鐘電路程序代碼。

１ 引言

隨著(zhù)應用系統向高速度、低功耗和低電壓方向的發(fā)展，對電路設計的要求越來(lái)越高?傳統集成電路設計技術(shù)已無(wú)法滿(mǎn)足性能日益提高的整機系統的要求。同時(shí)，由于ＩＣ設計與工藝技術(shù)水平的提高，集成電路規模越來(lái)越大，復雜程度越來(lái)越高。目前已經(jīng)可以將整個(gè)系統集成在一個(gè)芯片上，即片上系統（Ｓｙｓｔｅｍ ｏｎ ａ Ｃｈｉｐ?縮寫(xiě)為ＳＯＣ），這種芯片以具有系統級性能的復雜可編程邏輯器件（ＣＰＬＤ）和現場(chǎng)可編程門(mén)陣列（ＦＰＧＡ）為主要代表。與主要實(shí)現組合邏輯功能的ＣＰＬＤ相比，ＦＰＧＡ主要用于實(shí)現時(shí)序邏輯功能。對于ＡＳＩＣ設計來(lái)說(shuō)，采用ＦＰＧＡ在實(shí)現小型化、集成化和高可靠性系統的同時(shí)，還可以減少風(fēng)險、降低成本、縮短開(kāi)發(fā)周期。

２　系統硬件組成

本文介紹的時(shí)鐘板主要由于為ＰＥＴ（正電子發(fā)射斷層掃描儀）的前端電子學(xué)模塊提供３２路系統時(shí)鐘（６２．５ＭＨｚ）和３２路同步時(shí)鐘（４ＭＨｚ）。時(shí)鐘信號之間的偏差要求在２ｎｓ之內。為了消除各路時(shí)鐘信號之間的偏差，文中介紹利用ＦＰＧＡ來(lái)實(shí)現主時(shí)鐘的分頻、零延時(shí)輸出和分配，同時(shí)利用ＬＶＤＳ技術(shù)實(shí)現多路時(shí)鐘的傳輸的實(shí)現方法。圖１所示是其硬件設計示意圖。

由圖１可知，該時(shí)鐘電路的具體工作原理是：首先由精密晶體振蕩器產(chǎn)生６２．５ＭＨｚ的時(shí)鐘信號，然后經(jīng)時(shí)鐘驅動(dòng)芯片ＣＹ２３０５輸入ＦＰＧＡ芯片的時(shí)鐘引腳ＧＣＬＫ以作為時(shí)鐘源。該時(shí)鐘在ＦＰＧＡ芯片內部經(jīng)ＤＬＬ（延遲鎖定環(huán)）模塊分別生成６２．５ＭＨｚ的系統時(shí)鐘和４ＭＨｚ的同步時(shí)鐘?ＬＶＴＴＬ電平信號?，然后由內部的ＩＯＢ（輸入輸出功能模塊）分配到６４個(gè)輸出引腳（３２路６２．５ＭＨｚ系統時(shí)鐘和３２路４ＭＨｚ同步時(shí)鐘），這６４路ＬＶＴＴＬ電平信號兩兩進(jìn)入３２塊ＬＶＤＳ（兩路）驅動(dòng)轉換芯片后，即可轉換為ＬＶＤＳ信號并通過(guò)差分雙絞線(xiàn)傳輸給前端電子學(xué)模塊的３２塊數字電路板。

圖2

２．１ ＦＰＧＡ的結構

單元型ＦＰＧＡ主要由三部分組成：可配置邏輯模塊ＣＬＢ（Ｃｏｎｆｉｇｕｒａｂｌｅ Ｌｏｇｉｃ Ｂｌｏｃｋ），輸入、輸出模塊Ｉ／ＯＢ和可編程連線(xiàn)ＰＩ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｉｎｔｅｒｃｏｎｎｅｃｔ）。對于不同規格的芯片，可分別包含８×８、２０×２０、４４×４４甚至９２×９２個(gè)ＣＬＢ陣列，同時(shí)配有６４、１６０、３５２、甚至４４８個(gè)Ｉ／ＯＢ以及為實(shí)現可編程連線(xiàn)所必需的其它部件。圖２所示是本設計中使用的ＸＣ２Ｓ３０芯片的內部結構。

２．２ Ｘｉｎｌｉｎｘ公司的ＳｐａｒｔａｎＩＩ系列ＦＰＧＡ

Ｘｉｎｌｉｎｘ公司目前生產(chǎn)的ＦＰＧＡ有兩類(lèi)代表性產(chǎn)品?一類(lèi)是ＸＣ４０００３／Ｓｐａｒｔａｎ系列?另一類(lèi)是Ｖｉｒ-ｔｅｘ／ＳｐａｒｔａｎＩＩ系列。這兩類(lèi)產(chǎn)品除具有ＦＰＧＡ的三種基本資源（可編程Ｉ／Ｏ、可編程邏輯功能模塊ＣＬＢ和可編程布線(xiàn)等）外?還具有片內ＲＡＭ資源。但兩種產(chǎn)品也有所不同。其中ＸＣ４０００Ｅ可以用于實(shí)現片內分布ＲＡＭ，同時(shí)專(zhuān)門(mén)為實(shí)現可編程片上系統開(kāi)發(fā)的Ｖｉｒｔｅｘ系列，其片內分布ＲＡＭ和塊ＲＡＭ都可以實(shí)現，并可實(shí)現片上系統所要求的其他性能，如時(shí)鐘分配和多種電平接口等特性。ＳｐａｒｔａｎＩＩ系列與Ｖｉｒｔｅｘ系列產(chǎn)品相比，除了塊ＲＡＭ數量少于Ｖｉｒｔｅｘ系列產(chǎn)品外，其余有關(guān)性能（如典型門(mén)范圍、線(xiàn)寬、金屬層、芯內電壓、芯片輸入輸出引腳電壓、系統頻率和所含ＤＬＬ個(gè)數等）都基本相同，它的一個(gè)突出優(yōu)點(diǎn)（也是本設計選用該系列芯片的主要原因）是：該系列產(chǎn)品是專(zhuān)門(mén)為取代掩膜門(mén)陣列的低價(jià)位ＦＰＧＡ，在達到門(mén)陣列數量時(shí)，其價(jià)格可與門(mén)陣列相比。因此，本文介紹的時(shí)鐘電路的設計選用ＳｐａｒｔａｎＩＩ系列ＦＰ-ＧＡ中的ＸＣ２Ｓ３０－５ＰＱ２０８芯片來(lái)實(shí)現。

３　用ＦＰＧＡ實(shí)現時(shí)鐘分頻和分配

如圖２所示?ＳｐａｒｔａｎＩＩ系列芯片內部含有四個(gè)全數字延時(shí)鎖定環(huán)（ＤＬＬ），每一個(gè)ＤＬＬ可驅動(dòng)兩個(gè)全局時(shí)鐘分布網(wǎng)絡(luò )。通過(guò)控制ＤＬＬ輸出時(shí)鐘的一個(gè)采樣?可以補償由于布線(xiàn)網(wǎng)絡(luò )帶來(lái)的時(shí)鐘延時(shí)，從而有效消除從外部輸入端口到器件內部各個(gè)時(shí)鐘負載的延時(shí)。ＤＬＬ除提供對用戶(hù)輸入時(shí)鐘的零延時(shí)之外，還具有時(shí)鐘倍頻和分頻功能。它可以對時(shí)鐘源進(jìn)行兩倍頻和１．５、２、３、４、５、８或１６分頻。本設計就是利用ＤＬＬ的零延時(shí)和分頻功能來(lái)實(shí)現對６２．５ＭＨｚ時(shí)鐘的輸出和１６分頻后４ＭＨｚ（約）時(shí)鐘的輸出。

３．１ 數字延時(shí)鎖定環(huán)（ＤＬＬ）的結構原理

圖３是一個(gè)ＤＬＬ的內部原理框圖，它由各類(lèi)時(shí)鐘延時(shí)線(xiàn)和控制邏輯組成。延時(shí)線(xiàn)主要用于對時(shí)鐘輸入端ＣＬＫＩＮ產(chǎn)生一個(gè)延時(shí)。通過(guò)器件內部的時(shí)鐘分布網(wǎng)絡(luò )可將該輸入時(shí)鐘分配給所有的內部寄存器和時(shí)鐘反饋端ＣＬＫＦＢ�？刂七壿媱t主要用于采樣輸入時(shí)鐘和反饋時(shí)鐘以調整延時(shí)線(xiàn)。這里所說(shuō)的延時(shí)線(xiàn)由壓控延時(shí)或衰減延時(shí)組件構成，ＳｐａｒｔａｎＩＩ系列芯片選用了后者。ＤＬＬ可在輸入時(shí)鐘和反饋時(shí)鐘之間不停地插入延時(shí)，直到兩個(gè)時(shí)鐘的上升沿同

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