通信工程本科畢業(yè)論文開(kāi)題報告
開(kāi)題報告是寫(xiě)畢業(yè)論文的第一個(gè)任務(wù)，其作用是闡述論文選題依據以及講述初步構思的實(shí)驗思路。
課題名稱(chēng)：基于FPGA的交通燈控制設計
1. 綜述本課題國內外研究動(dòng)態(tài)，說(shuō)明選題的依據和意義
交通燈是城市交通監管系統的重要組成部分，對于保證機動(dòng)車(chē)輛的安全行駛，維持城市道路的順暢起到了重要作用。目前很多城市交叉路口的交通燈實(shí)行的是定時(shí)控制，燈亮的時(shí)間是預先設定好的，在時(shí)間和空間方面的應變性能較差，一定程度上造成了交通資源的浪費，加重了道路交通壓力。而在EDA技術(shù)的基礎上，利用FPGA的相關(guān)知識設計的交通燈控制系統，可以根據實(shí)際情況對燈亮時(shí)間進(jìn)行自由調整，具有一定的實(shí)用性。
FPGA以其不可替代的地位及伴隨而來(lái)的極具知識經(jīng)濟特征的IP芯片產(chǎn)業(yè)的崛起，正越來(lái)越受到業(yè)內人士的密切關(guān)注。FPGA(Field-Programmable Gate Array)，即現場(chǎng)可編程門(mén)陣列，它是在PAL、GAL、CPLD等可編程器件的基礎上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專(zhuān)用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現的，既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數有限的缺點(diǎn)。目前以硬件描述語(yǔ)言(Verilog或VHDL)所完成的電路設計，可以經(jīng)過(guò)簡(jiǎn)單的綜合與布局，快速的燒錄至FPGA上進(jìn)行測試，是現代IC設計驗證的技術(shù)主流。這些可編輯元件可以被用來(lái)實(shí)現一些基本的邏輯門(mén)電路(比如AND、OR、XOR、NOT)或者更復雜一些的組合功能比如解碼器或數學(xué)方程式。在大多數的FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器(Flip-flop)或者其他更加完整的記憶塊。系統設計師可以根據需要通過(guò)可編輯的連接把FPGA內部的邏輯塊連接起來(lái)，就好像一個(gè)電路試驗板被放在了一個(gè)芯片里。一個(gè)出廠(chǎng)后的成品FPGA的邏輯塊和連接可以按照設計者而改變，所以FPGA可以完成所需要的邏輯功能。FPGA包括了一些相對大數量的可以編輯邏輯單元，FPGA邏輯門(mén)的密度在幾萬(wàn)到幾百萬(wàn)個(gè)邏輯單元之間。在系統結構上FPGA卻是有很多的連接單元，這樣雖然讓它可以更加靈活的編輯，但是結構卻復雜的多。
目前應用比較廣泛的硬件描述語(yǔ)言就是VHDL(Very HighSpeed Integrated Circuit Hardware Description Language)，它最早是由美國國防部提出來(lái)的。VHDL是一種全方位的硬件描述語(yǔ)言，具有極強的描述能力，能支持系統行為級、寄存器傳輸級和邏輯門(mén)級三個(gè)不同層次的設計，支持結構、數據流、強，因此在實(shí)際應用中越來(lái)越廣泛。VHDL的主要特點(diǎn)有:作為硬件描述語(yǔ)言的第一個(gè)國際標準，VHDL具有很強的可移植性;具有豐富的模擬仿真語(yǔ)句和庫函數，隨時(shí)可對設計進(jìn)行仿真模擬，因而能將設計中邏輯上的錯誤消滅在組裝之前，在大系統的設計早期就能查驗設計系統功能的可行性;設計層次較高，用于較復雜的計算時(shí)能盡早發(fā)現存在的問(wèn)題，從而縮短設計周期;VHDL的設計不依賴(lài)于特定的器件，方便了工藝的轉換;支持大規模設計的分解和已有設計的再利用;對于用VHDL完成的一個(gè)確定的設計，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)地把VHDL描述設計轉變成門(mén)級網(wǎng)表;VHDL用源代碼描述來(lái)進(jìn)行復雜控制邏輯的設計，靈活又方便，同時(shí)也便于設計結果的交流、保存和重用。
隨著(zhù)硬件描述語(yǔ)言VHDL的普及以及FPGA器件的廣泛應用，它必將在硬件設計領(lǐng)域發(fā)揮更為重要的作用。
2. 研究的基本內容，擬解決的主要問(wèn)題
本設計課題用FPGA來(lái)實(shí)現交通燈的設計，本設計現要研究的相關(guān)內容主要有：
(1) 交通燈的設計方案;
(2) 該系統具有顯紅、黃、綠三種指示燈，依次循環(huán)交通燈等功能;
(3) 各功能模塊的設計與實(shí)現;
(4) 如何用VHDL編寫(xiě)源程序;
(5) 根據要求實(shí)現的功能完成相關(guān)各模塊源程序的設計;
(6) 對所構造的電路進(jìn)行仿真，調試。
本課題為交通燈的設計及其FPGA實(shí)現，關(guān)于研究途徑考慮在EDA技術(shù)的基礎上，利用FPGA的相關(guān)知識設計交通燈控制系統，可以根據實(shí)際情況對燈亮時(shí)間進(jìn)行自由調整，整個(gè)設計系統通過(guò)QuartusⅡ軟件進(jìn)行了模擬仿真，并下載到FPGA器件中進(jìn)行硬件的調試，驗證設計的交通信號燈控制電路完全可以實(shí)現預定的功能，具有一定的實(shí)用性。所設計的交通信號燈控制電路，主要適用于在兩條干道匯合點(diǎn)形成的十字交叉路口，路口設計兩組紅綠燈分別對兩個(gè)方向上的交通運行狀態(tài)進(jìn)行管理。交通燈的持續閃亮時(shí)間由鍵盤(pán)輸入控制。
(1) 設兩組紅綠燈方向分別為A、B，當B方向的紅燈亮時(shí)，A方向對應綠燈亮，由綠燈轉換成紅燈的過(guò)渡階段黃燈亮，即B方向紅燈亮的時(shí)間等于A(yíng)方向綠燈和黃燈亮的時(shí)間之和。同理，當A方向的紅燈變亮時(shí)，B方向的交通燈也遵循此規則。各干道上安裝有數碼管，以倒計時(shí)的形式顯示本道各信號燈閃亮的時(shí)間。
(2) 整個(gè)系統主要由分頻模塊、控制模塊、計數模塊、分位模塊以及顯示電路構成。分頻模塊主要將系統輸入的基準時(shí)鐘信號轉換為1 Hz的激勵信號，驅動(dòng)計數模塊和控制模塊工作。
控制模塊根據計數器的計數情況對交通燈的亮滅及持續時(shí)間進(jìn)行控制，并通過(guò)分位電路將燈亮時(shí)間以倒計時(shí)的形式通過(guò)數碼管顯示出來(lái)。
計數模塊主要實(shí)現累加循環(huán)計數，計數的最大值由鍵盤(pán)輸入控制，輸出的計數值為控制模塊的燈控提供參考。
分位模塊的設計主要是將燈亮時(shí)間分為十位和個(gè)位，通過(guò)兩個(gè)相應的數碼管分別顯示出來(lái)。
(3) 利用硬件描述語(yǔ)言VHDL編程，借助Altera公司的QuartusⅡ軟件環(huán)境下進(jìn)
行編譯及仿真測試，通過(guò)FPGA芯片實(shí)現一個(gè)實(shí)用的交通信號燈控制系統，設計采用EDA技術(shù)，不但大大縮短了開(kāi)發(fā)研制周期，提高了設計效率，而且使系統具有設計靈活，實(shí)現簡(jiǎn)單，性能穩定的特點(diǎn)。
3. 研究步驟、方法及措施
(1)硬件設計
硬件設計運用EDA技術(shù)，采用并行技術(shù)和自上而下的設計方法，在頂層進(jìn)行層次劃分和結構設計。 為實(shí)現交通燈控制的功能，完成設計要求，采用模塊化設計。 本設計預計分為四個(gè)模塊：時(shí)鐘分頻模塊;控制模塊;計數模塊;分位模塊。 交通燈各模塊模塊劃分如下圖1所示。
�、俜诸l模塊主要將系統輸入的基準時(shí)鐘信號轉換為1 Hz的激勵信號，驅動(dòng)計數模塊和控制模塊工作。
�、诳刂颇K根據計數器的計數情況對交通燈的亮滅及持續時(shí)間進(jìn)行控制，并通過(guò)分位電路將燈亮時(shí)間以倒計時(shí)的形式通過(guò)數碼管顯示出來(lái)。
�、塾嫈的K主要實(shí)現累加循環(huán)計數，計數的最大值由鍵盤(pán)輸入控制，輸出的計數值為控制模塊的燈控提供參考。
�、芊治荒K的設計主要是將燈亮時(shí)間分為十位和個(gè)位，通過(guò)兩個(gè)相應的數碼管分別顯示出來(lái)。
(2)軟件設計
將系統分成的四部分利用VHDL的編程語(yǔ)言在QuartusII的仿真環(huán)境進(jìn)行來(lái)實(shí)現時(shí)鐘分頻、交通燈控制，數碼管計數和交通燈燈亮時(shí)間分位等模塊功能。并進(jìn)一步進(jìn)行模擬仿真進(jìn)行驗證結果是否滿(mǎn)足課題要求。
(3)下載仿真 將利用VHDL語(yǔ)言在QuartusII的環(huán)境下整體設計的交通燈運行和控制的程序燒制一下，再利用EDA實(shí)驗箱，將其下載到EDA的實(shí)驗箱并設置相關(guān)按鈕進(jìn)行仿真測試來(lái)驗證所做交通燈控制器的效果。
4. 研究工作進(jìn)度
第5周 收集相關(guān)資料。
第6周 設計方案，包括系統設計、原理圖設計。
第7周~第13周 采用QUARTUS II實(shí)現系統設計、調試。
第14周~第15周 下載、系統改進(jìn)，并進(jìn)行畢業(yè)論文的撰寫(xiě)。
第16周 修改并提交最終版畢業(yè)論文。
第17周 畢業(yè)答辯。
5. 主要參考文獻
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