基于A(yíng)D9650的高速大動(dòng)態(tài)范圍數據采集技術(shù)措施
引 言
隨著(zhù)數字信號處理技術(shù)的發(fā)展，越來(lái)越多的信號處理環(huán)節可以通過(guò)后端的軟件處理完成，但這反而使得電子設備對前端數據采集系統的要求不斷提高。因為后端軟件的處理效果歸根結底依賴(lài)于數據中所包含的信息量，只有提高數據采集的動(dòng)態(tài)性能，才能保障后端處理的效果。長(cháng)期以來(lái)，在數據采集領(lǐng)域，高速大動(dòng)態(tài)范圍ADC系統的設計與實(shí)現始終是研究的熱點(diǎn)。當雷達工作在高雜波的電磁環(huán)境中，探測對象的RCS或多普勒信息非常微弱時(shí)，就對設計實(shí)現高速大動(dòng)態(tài)范圍數據采集系統提出了迫切的需求。
目前，國內對高速大動(dòng)態(tài)范圍ADC數據采集系統設計主要依賴(lài)于芯片的指標而缺乏系統的研究和總結。本設計旨在通過(guò)優(yōu)化系統設計，結合動(dòng)態(tài)性能優(yōu)越的模數轉換芯片，實(shí)現一個(gè)高速大動(dòng)態(tài)范圍數據采集系統。
1、系統性能指標要求
本系統需完成的主要功能為：雷達同步控制;中頻數據采集，數字正交解調;信號預處理。同時(shí)為了降低便攜設備的功耗，預處理器擬采用低功耗處理器。由于要求動(dòng)態(tài)范圍大，中頻采集需采用高精度的數據采集芯片，設計為2個(gè)通道，要求單通道量化位數不小于14 b，有效位數不小于12 b，輸入信號范圍2 Vp?p，且滿(mǎn)足低功耗要求。
2、關(guān)鍵技術(shù)
如何保證大動(dòng)態(tài)范圍是設計中的關(guān)鍵點(diǎn)，同時(shí)也是難點(diǎn)所在，設計中從如下幾方面進(jìn)行考慮。
2.1 ADC芯片的選型
為了獲得高速度、大動(dòng)態(tài)范圍，數據采集系統對ADC的速度和量化精度的要求越來(lái)越高，而ADC的速度和量化精度與其結構緊密相關(guān)。
目前常用的高速ADC類(lèi)型主要有快閃型和流水線(xiàn)型�？扉W型ADC由于采用了全并行結構，具有超高速、寬輸入帶寬的優(yōu)點(diǎn)，但其硬件規模隨分辨率的增加呈指數增長(cháng)，分辨率一般為4～8位，且存在高功耗、高成本、“閃爍碼”等問(wèn)題，將它應用于數據采集系統將會(huì )造成分辨率低、成本高、能耗大等弊端。而流水線(xiàn)型ADC具有較高的分辨率，量化位數一般為12～16位，較高的采樣速率，一般為1～250 MSPS。流水線(xiàn)型ADC 將ADC與DAC結合，采用多級流水結構，解決了快閃式ADC無(wú)法達到較高分辨率的缺點(diǎn)，同時(shí)兼顧了快閃式ADC的轉換速度。因此，本文選擇流水線(xiàn)型結構的ADC芯片來(lái)實(shí)現高速大動(dòng)態(tài)范圍數據采集系統設計。
本文選擇了AD公司的AD9650系列芯片。AD9650是一款雙通道、16位流水線(xiàn)結構模數轉換器，為解決高頻(最大300 MHz)、大動(dòng)態(tài)范圍信號的數字化而設計[3]。它具有集成ADC采樣保持輸入、可選擇片上Dither模式、集成輸入時(shí)鐘1～8分頻等諸多特點(diǎn)。 AD9650輸出信號模式可選擇，默認輸出為1.8 V CMOS，通過(guò)3線(xiàn)SPI接口，可配置工作模式，實(shí)現輸出1.8 V電平的LVDS數字信號。它具有靈活的掉電選項、采用1.8 V單電壓供電，提供了重要的節能特性。片上Dither選項能夠提高低電平模擬輸入的無(wú)雜散動(dòng)態(tài)范圍(Spurious Free Dynamic Range，SFDR)。AD9650的主要性能指標見(jiàn)表1。
2.2 系統采樣時(shí)鐘性能
ADC芯片受時(shí)鐘控制進(jìn)行采樣，時(shí)鐘質(zhì)量對采樣精度影響大，制約著(zhù)系統所能達到的有效位。系統時(shí)鐘主要性能指標包括時(shí)鐘抖動(dòng)和相位噪聲。下面分別討論兩個(gè)指標對采樣系統的影響。
時(shí)鐘抖動(dòng)表征了模擬輸入實(shí)際采樣時(shí)采樣時(shí)間的不確定性。由于抖動(dòng)會(huì )降低寬帶ADC的噪聲性能，因此，ADC噪聲性能的下降將反映出時(shí)鐘抖動(dòng)情況 [4?5]。與系統信噪比(Signal?to?Noise Rate，SNR)邊界值(單位：dB)之間存在的關(guān)系如式(1)所示：
[SNR=-20lg2πfanalogtjitter RMS] (1)
式中：fanalog表示模擬輸入頻率;tjitter表示時(shí)鐘抖動(dòng)，整理公式(1)得：
[tjitter RMS=10-SNR202πfanalog] (2)
ADC有效位數(Effect Number of Bit，ENOB)與SNR的關(guān)系：
[ENOB=SNR-1.766.02] (3)
由式(1)和式(3)可得系統有效位數與模擬輸入頻率及系統時(shí)鐘抖動(dòng)的關(guān)系圖，如圖1所示。忽略其他因素，僅考慮時(shí)鐘抖動(dòng)對ADC性能的影響，由式(1)可知，若要對20 MHz的中頻信號進(jìn)行采樣，同時(shí)保證74 dB以上的SNR，則要求時(shí)鐘抖動(dòng)最大為1.588 ps RMS。且ADC電路的時(shí)鐘抖動(dòng)(tjitter)與采樣時(shí)鐘抖動(dòng)(tjitter_clk)和ADC器件自身孔徑抖動(dòng)(tjitter_adc)之間存在如下關(guān)系：
[tjitter=t2jitter_clk+t2jitter_adc] (4)
若ADC器件孔徑抖動(dòng)為0.5 ps RMS，則采樣時(shí)鐘抖動(dòng)應小于[1.5882-0.52]=1.507 ps RMS。
另外，采樣時(shí)鐘的相位噪聲對ADC性能有著(zhù)重要影響。若采樣過(guò)程用單位圓來(lái)表示，則每通過(guò)一次零相位，ADC進(jìn)行一次采樣。采樣時(shí)鐘上的噪聲將對相應矢量的頂點(diǎn)位置進(jìn)行調制，從而改變發(fā)生過(guò)零的位置，造成采樣過(guò)程提前或編碼過(guò)程延遲。而采樣時(shí)鐘上的噪聲矢量可能是相位噪聲所導致的。
理想情況下時(shí)鐘信號應為單譜線(xiàn)。然而，受電源噪聲、時(shí)鐘抖動(dòng)等因素影響，頻域中存在大量能量分布在理想頻率附近，代表相位噪聲的能量。由于相位噪聲往往可能擴展至極高頻率，所以，它會(huì )使ADC的性能下降。采樣過(guò)程實(shí)質(zhì)是一個(gè)采樣時(shí)鐘與模擬輸入信號的頻域卷積過(guò)程，這個(gè)卷積過(guò)程在整個(gè)頻譜域有效，同時(shí)在微觀(guān)上也同樣有效。因而，圖2所示的時(shí)鐘頻率周?chē)械南辔辉肼曇矊⑴c模擬輸入進(jìn)行卷積，造成輸出的數字信號頻譜失真。
采樣時(shí)鐘相位噪聲通常以單邊帶相位噪聲來(lái)衡量，即：
[L(fn)=1 Hz帶寬內相位噪聲功率載波總功率 dBc/Hz] (5)
由此可以計算出采樣時(shí)鐘相位噪聲，作為系統設計的依據。
在本系統中，為保證時(shí)鐘特性，時(shí)鐘源由高精度晶振提供，時(shí)鐘抖動(dòng)控制在1.2 ps RMS以?xún)�，相位基底噪聲�?165 dBc/Hz。板上時(shí)鐘轉換選用AD公司的AD9513，其附加的時(shí)鐘抖動(dòng)為300 fs，輸出的時(shí)鐘信號性能滿(mǎn)足要求。它實(shí)現對單路時(shí)鐘轉兩路LVDS信號，給AD9650提供采樣時(shí)鐘，同時(shí)給FPGA提供同步控制時(shí)鐘。圖3給出了時(shí)鐘電路設計原理圖。
2.3 前端電路設計
ADC前端電路主要完成對模擬輸入幅度、信號形式的調整。它采用交流耦合方式，通過(guò)差分放大器，實(shí)現對信號幅度調整，同時(shí)實(shí)現單端輸入信號轉差分信號。并且，通過(guò)后續的濾波器實(shí)現信號的濾波。其結構如圖4所示。
雖然差分運放是有源器件，使用中會(huì )消耗功率，且產(chǎn)生噪聲，但它的性能限制比變壓器少，可以在必須保留直流電平時(shí)應用，而且放大器增益設置簡(jiǎn)單靈活，且通帶范圍內提供平坦的響應，而沒(méi)有由于變壓器寄生交互作用引起的紋波。
作為ADC驅動(dòng)放大器，其在系統中發(fā)揮著(zhù)以下幾個(gè)重要作用：
(1)隔離信號源并為ADC的輸入提供低阻抗驅動(dòng)。因為ADC輸入阻抗可能是信號相關(guān)的，并且在實(shí)際轉換過(guò)程中，輸入還可能產(chǎn)生瞬態(tài)負載電流，所以低阻抗交直流驅動(dòng)源是非常重要的。高頻情況下，低源阻抗可以使這些因素產(chǎn)生的誤差最小化。
(2)驅動(dòng)放大器提供了必要的增益和電平轉換，使信號匹配到ADC輸入電壓范圍。
當然，如果ADC輸入常處于高阻態(tài)且無(wú)瞬態(tài)負載，除非對增益和電平轉換有要求，否則不要使用緩沖放大器。
ADC的[SN+D](信號噪聲失真比)是決定驅動(dòng)放大器的關(guān)鍵因素。如果在目標頻率范圍內，驅動(dòng)放大器的[THD](總諧波失真加性噪聲)總是優(yōu)于 ADC的[SN+D]值6～10 dB，那么所有由放大器造成的[SN+D]降低將相應限制在接近[8]0.5～1 dB。
利用ADI公司提供的ADI DiffAmp Calculator軟件可得到前端電路仿真圖，如圖5所示。由文獻[3]可知在輸入信號為15 MHz時(shí)， AD9650的[SN+D]為82 dB，而圖5中AD8139的[THD]為88 dB，滿(mǎn)足上述要求。綜合考慮增益及通帶內響應及輸入阻抗等因素，前端電路采用ADI公司的差分運放AD8139。
3、系統結構及工作原理
3.1 系統結構
根據系統要求，設計的高速大動(dòng)態(tài)范圍ADC數據采集系統，結構如圖6所示，主要包括模數轉換模塊、數字信號預處理模塊、數據傳輸模塊和嵌入式單板機等。
模數轉換模塊是信號采集系統最重要的組成部分。它主要包括ADC、前端電路和時(shí)鐘電路等。主要完成的功能是實(shí)現對模擬中頻輸入信號的數字化，以用于后續的數字信號處理。
數字信號預處理模塊采用較為成熟的FPGA+DSP[9]結構，主要實(shí)現對數字信號的FFT、數字正交解調等，同時(shí)實(shí)現對原始數據傳輸。信號預處理主要在DSP中完成，而FPGA內部搭建兩個(gè)FIFO來(lái)實(shí)現數據傳輸，同時(shí)完成對收發(fā)單元等的控制功能。FPGA采用Xilinx的低功耗高性能產(chǎn)品 Spartan6，DSP采用Analog Device公司的低功耗DSP產(chǎn)品ADSP21479。
數據傳輸模塊采用Cypress公司的CY7C68014，通過(guò)USB接口完成由FPGA向嵌入式單板機的數據傳輸。嵌入式單板機具備各種符合計算機協(xié)議的數據接口，包括與電子硬盤(pán)的存儲接口，與上位機的網(wǎng)絡(luò )通信接口，以及與預處理卡的USB通信接口。
數據采集系統硬件電路實(shí)物，如圖7所示。系統分成兩塊電路板，即模擬ADC板和FPGA+DSP數字板，兩者通過(guò)PMC插件連接。
3.2 工作原理
數據采集系統的工作原理是：首先，模擬中頻輸入信號經(jīng)過(guò)模擬前端電路調整后，實(shí)現濾波、單端轉差分等。然后，信號輸入ADC，加載采樣時(shí)鐘后，ADC 將模擬信號轉換為數字信號，并通過(guò)PMC接口傳輸到數字信號預處理模塊。最后，預處理模塊可將原始回波數據直接發(fā)送到嵌入式單板機，也可以將波形合成后的數據發(fā)送到單板機。數據傳輸方式采用USB 2.0接口，使用Slave FIFO方式傳輸數據。嵌入式單板機通過(guò)串口與預處理卡通信，控制工作模式的設置。
4、結束語(yǔ)
本文研究了影響數據采集系統動(dòng)態(tài)范圍的關(guān)鍵因素，給出了在采集系統設計時(shí)選擇芯片、設計時(shí)鐘和前端電路的依據，以此為基礎提出了一種高速數據采集系統的設計方案。論證分析表明，該設計方案能夠滿(mǎn)足雷達數據采集系統高速大動(dòng)態(tài)范圍的要求。下一步工作將圍繞系統的SNR、SFDR、ENOB等主要性能指標的測試及測試新方法研究來(lái)開(kāi)展。
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