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FPGA設計優(yōu)化及方案改進(jìn)
在FPGA設計中，必須首先明確HDL源代碼編寫(xiě)非常重要;不同綜合工具包含的綜合子集不同致使有些HDL語(yǔ)句在某些綜合工具中不能綜合;同一邏輯功能可用不同HDL語(yǔ)句進(jìn)行描述，但占用資源卻可能差別很大。同時(shí)應當深刻理解并發(fā)性是硬件描述語(yǔ)言與普通高級語(yǔ)言的根本區別，因而設計硬件電路不能受傳統順序執行思維的束縛。
此外，我們應當清楚速度優(yōu)化與面積優(yōu)化在FPGA設計中占有重要地位。對于大多數數字系統設計而言，速度常常是第一要求，但FPGA結構特性、綜合工具性能、系統電路構成、PCB制版情況及HDL代碼表述都會(huì )對工作速度產(chǎn)生重要影響。我們通過(guò)在電路結構設計中采用設計、寄存器配平、關(guān)鍵路徑法可以進(jìn)行速度優(yōu)化。
(1)流水線(xiàn)設計
流水線(xiàn)(Pipelining)技術(shù)在速度優(yōu)化中相當流行，它能顯著(zhù)提高系統設計的運行速度上限，在現代微、數字信號處理器、MCU、高速數字系統設計中都離不開(kāi)流水線(xiàn)技術(shù)。圖4與圖5是流水線(xiàn)設計的典型圖示，其中圖4未使用流水線(xiàn)設計，圖5采用了2級流水線(xiàn)設計，在設計中將延時(shí)較大的組合邏輯塊切割成兩塊延時(shí)大致相等的組合邏輯塊，并在這兩個(gè)邏輯塊中插入了觸發(fā)器，即滿(mǎn)足以下關(guān)系式：Ta=T1+T2，T1≈T2。通過(guò)分析可知，圖4中Fmax≈1/Ta;圖5中流水線(xiàn)第1級最高工作頻率Fmax1≈1/T1，流水線(xiàn)第2級最高工作頻率Fmax2≈1/T2≈1/T1，總設計最高頻率為Fmax≈Fmax1≈Fmax2≈1/T1，因此圖5設計速度較圖4提升了近一倍。
(2)寄存器配平(Register Balancing)
寄存器配平是通過(guò)配平寄存器之間的組合延時(shí)邏輯塊來(lái)實(shí)現速度優(yōu)化，兩個(gè)組合邏輯塊延時(shí)差別過(guò)大，導致設計總體工作頻率Fmax取決于T1，即最大的延時(shí)模塊，從而使設計整體性能受限。通過(guò)對圖7設計進(jìn)行改進(jìn)，將延時(shí)較大的組合邏輯1的部分邏輯轉移到組合邏輯2中，成為圖8結構，以減小延時(shí)T1，使t1≈t2，且滿(mǎn)足T1+T2=t1+t2。寄存器配平后的圖8結構中Fmax≈1/t1>1/T1，從而提高了設計速度。
(3)關(guān)鍵路徑法
關(guān)鍵路徑是指設計中從輸入到輸出經(jīng)過(guò)的延時(shí)最長(cháng)的邏輯路徑，優(yōu)化關(guān)鍵路徑是提高設計工作速度的有效方法。圖9中Td1>Td2，Td1>Td3，關(guān)鍵路徑為延時(shí)Td1的模塊，由于從輸入到輸出的延時(shí)取決于延時(shí)最長(cháng)路徑，而與其他延時(shí)較小的路徑無(wú)關(guān)，因此減少Td1則能改善輸入到輸出的總延時(shí)。
在優(yōu)化設計過(guò)程中關(guān)鍵路徑法可反復使用，直到不可能減少關(guān)鍵路徑延時(shí)為止。許多EDA開(kāi)發(fā)工具都提供時(shí)序分析器可以幫助找到延時(shí)最長(cháng)的關(guān)鍵路徑，以便設計者改進(jìn)設計。對于結構固定的設計，關(guān)鍵路徑法是進(jìn)行速度優(yōu)化的首選方法，可與其他方法配合使用。
在FPGA設計中，面積優(yōu)化實(shí)質(zhì)上就是資源利用優(yōu)化，面積優(yōu)化有多種實(shí)現方法，諸如資源共享、邏輯優(yōu)化、串行化，其中資源共享使用較多，下面舉例說(shuō)明。
在利用FPGA設計數字系統時(shí)經(jīng)常遇到同一模塊需要反復被調用，例如多位乘法器、快速進(jìn)位加法器等算術(shù)模塊，它們占用芯片資源很多，使系統成本及器件功耗大幅上升，因而使用資源共享技術(shù)能夠顯著(zhù)優(yōu)化資源。圖10和圖11是資源共享的一個(gè)典型實(shí)例，由圖可見(jiàn)使用資源共享技術(shù)節省了一個(gè)多位乘法器，從而達到減少資源消耗、優(yōu)化面積的目的。
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