基于EDA技術(shù)進(jìn)行數字電路設計

　　EDA技術(shù)在數字系統中應用以基于A(yíng)LTEraEPM7128SLC84-15芯片和MAX PlusII 10.0軟件平臺數字鐘設計為例，討論EDA技術(shù)在數字系統中具體應用。小編下面為你整理了關(guān)于EDA技術(shù)數字電路設計的文章，希望對你有所幫助。

　　1、EDA技術(shù)設計流程

　　在設計方法上，EDA技術(shù)為數字電子電路設計領(lǐng)域帶來(lái)了根本性變革，將傳統“電路設計硬件搭試調試焊接”模式轉變?yōu)樵谟嬎銠C上自動(dòng)完成。

　　2、設計要求

　　具有時(shí)、分、秒、計數顯示功能，以24小時(shí)循環(huán)計時(shí)。具有清零和調節小時(shí)、分鐘功能。具有整點(diǎn)報時(shí)功能。

　　3、輸入設計源文件

　　一個(gè)設計項目由一個(gè)或多個(gè)源文件組成，它們可以是原理圖文件、硬件描述語(yǔ)言文件、混合輸入文件，點(diǎn)擊Source/New菜單，選擇你所要設計源文件類(lèi)型，進(jìn)入設計狀態(tài)，完成源文件設計，存盤(pán)、退出;另在一張原理圖編輯器窗口中，通過(guò)File/Matching Symbol菜單，建立一張原理圖符號，生成一個(gè)與原理圖文件相同名、相同功能邏輯宏元件，它自動(dòng)加到元件列表中，可以在更高層圖紙中反復調用;

　　4、邏輯編譯

　　邏輯編譯選擇器件EPM7128SLC84-15，使用MAX PlusⅡ編譯器編譯設計項目，通過(guò)編譯器自動(dòng)進(jìn)行錯誤檢查、網(wǎng)表提取、邏輯綜合、器件適配，最終產(chǎn)生器件編程文件(。jed)。

　　5、綜合

　　綜合就是利用EDA軟件系統綜合器將VHDL軟件設計與硬件可實(shí)現性?huà)煦^，這是將軟件轉化為硬件電路關(guān)鍵步驟。綜合器對源文件綜合是針對某一FPGA/CPI D供應商產(chǎn)品系列。因此，綜合后結果具有硬件可實(shí)現性。EDA提供了良好邏輯綜合與優(yōu)化功能，它能夠將設計人員設計邏輯級電路圖自動(dòng)地轉換為門(mén)級電路，并生成相應網(wǎng)表文件、時(shí)序分析文件和各種報表，若設計沒(méi)有錯誤，最終可生成可以編程下載。SOF文件。

　　6、器件適配

　　綜合通過(guò)后必須利用FPGA/CPLD布局/布線(xiàn)適配器將綜合后網(wǎng)表文件針對某一具體目標器件進(jìn)行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、布局布線(xiàn)等操作。適配后產(chǎn)生時(shí)序仿真用網(wǎng)表文件和下載文件，如JED或POF文件。適配對象直接與器件結構細節相對應。

　　7、功能仿真

　　通常，在設計過(guò)程中每一個(gè)階段都要進(jìn)行仿真驗證其正確性。在綜合前，要進(jìn)行行為仿真，將VHDI源程序直接送到VHDI仿真器中仿真，此時(shí)仿真只是根據VHDI語(yǔ)義進(jìn)行，與具體電路沒(méi)有關(guān)系。綜合后，可利用產(chǎn)生網(wǎng)表文件進(jìn)行功能仿真，以便了解設計描述與設計意圖一致性。功能仿真僅對設計描述邏輯功能進(jìn)行測試模擬，以了解其實(shí)現功能是否滿(mǎn)足原設計要求，仿真過(guò)程不涉及具體器件硬件特性，如延遲特性。時(shí)序仿真根據適配后產(chǎn)生網(wǎng)表文件進(jìn)行仿真，是接近真實(shí)器件運行仿真，仿真過(guò)程中已將器件硬件特性考慮進(jìn)去了，因此仿真精度要高得多。時(shí)序仿真網(wǎng)表文件中包含了較為精確延遲信息

　　8、編程下載

　　通過(guò)仿真確定設計基本成功后，即可通過(guò)Byteblaster下載電纜線(xiàn)將設計項目以JTAG方式下載到器件中，完成設計所有工作。通過(guò)此例設計流程講述可知，EDA技術(shù)及其工具在數字電路系統(包括模擬電路系統)中正發(fā)揮著(zhù)越來(lái)越重要作用，其應用深度和廣度正在向更深層次延伸。

　　9、目標系統

　　用VHDL語(yǔ)言描述編碼電路。譯碼電路用CASE語(yǔ)句完成查表譯碼，其中有近4O種可能情況。通過(guò)求出伴隨式值，把有一個(gè)錯誤數據取反糾正過(guò)來(lái)，其他情況給出信號，指出有錯誤。編譯碼電路選用ALTERA公司生產(chǎn)器件EPF1OK10TC144-3，其中編碼電路占用了32個(gè)邏輯單元，譯碼電路占用了163個(gè)邏輯單元。對編碼譯碼電路做功能仿真。測試使用看來(lái)，當數據輸人全為‘1’，如果總線(xiàn)上傳來(lái)數據最后一位出錯。為''0''，正確數據異或而成數據檢查線(xiàn)DC使得譯碼器能把最后一位改為''1'';如數據輸人是“00000001”，編碼器DC為“19”而一旦出現兩個(gè)錯誤。如最高位和最低位，譯碼器指示是不可糾正錯誤;如數據正確傳輸，譯碼器指示沒(méi)有錯誤。

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