EDA技術(shù)的發(fā)展
電子設計技術(shù)的核心就是EDA技術(shù)，EDA是指以計算機為工作平臺，融合應用電子技術(shù)、計算機技術(shù)、智能化技術(shù)最新成果而研制成的電子CAD通用軟件包，主要能輔助進(jìn)行三方面的設計工作，即IC設計、電子電路設計和PCB設計。EDA技術(shù)已有30年的發(fā)展歷程，大致可分為三個(gè)階段。70年代為計算機輔助設計(CAD)階段，人們開(kāi)始用計算機輔助進(jìn)行IC 版圖編輯、PCB布局布線(xiàn)，取代了手工操作。80年代為計算機輔助工程(CAE)階段。與CAD相比，CAE除了有純粹的圖形繪制功能外，又增加了電路功能設計和結構設計，并且通過(guò)電氣連接網(wǎng)絡(luò )表將兩者結合在一起，實(shí)現了工程設計。CAE的主要功能是：原理圖輸人，邏輯仿真，電路分析，自動(dòng)布局布線(xiàn)，PCB后分析。90年代為電子系統設計自動(dòng)化(EDA)階段。
EDA技術(shù)的基本特征
EDA代表了當今電子設計技術(shù)的最新發(fā)展方向，它的基本特征是：設計人員按照“自頂向下”的設計方法，對整個(gè)系統進(jìn)行方案設計和功能劃分，系統的關(guān)鍵電路用一片或幾片專(zhuān)用集成電路(ASIC)實(shí)現，然后采用硬件描述語(yǔ)言(HDL)完成系統行為級設計，最后通過(guò)綜合器和適配器生成最終的目標器件，這樣的設計方法被稱(chēng)為高層次的電子設計方法。下面介紹與EDA基本特征有關(guān)的幾個(gè)概念。
1.“自頂向下”的設計方法。10年前，電子設計的基本思路還是選用標準集成電路“自底向上”地構造出一個(gè)新的系統，這樣的設計方法就如同一磚一瓦建造金字塔，不僅效率低、成本高而且容易出錯。
高層次設計是一種“自頂向下”的全新設計方法，這種設計方法首先從系統設計人手，在頂層進(jìn)行功能方框圖的劃分和結構設計。在方框圖一級進(jìn)行仿真、糾錯，并用硬件描述語(yǔ)言對高層次的系統行為進(jìn)行描述，在系統一級進(jìn)行驗證。然后，用綜合優(yōu)化工具生成具體門(mén)電路的網(wǎng)絡(luò )表，其對應的物理實(shí)現級可以是印刷電路板或專(zhuān)用集成電路。由于設計的主要仿真和調試過(guò)程是在高層次上完成的，這既有利于早期發(fā)現結構設計上的錯誤，避燃計工作的浪費，又減少了邏輯功能仿真的工作量，提高了設計的一次成功率。
2.ASIC設計�，F代電子產(chǎn)品的復雜度日益提高，一個(gè)電子系統可能由數萬(wàn)個(gè)中小規模集成電路構成，這就帶來(lái)了體積大、功耗大、可靠性差的問(wèn)題。解決這一問(wèn)題的有效方法就是采用ASIC芯片進(jìn)行設計。ASIC按照設計方法的不同可分為全定制ASIC、半定制ASC和可紀程ASIC(也稱(chēng)為可編程邏輯器件)。
設計全定制ASIC芯片時(shí)，設計師要定義芯片上所有晶體管的幾何圖形和工藝規則，最后將設計結果交由m廠(chǎng)家去進(jìn)行格模制造，做出產(chǎn)品。這種設計方法的優(yōu)點(diǎn)是芯片可以獲得最優(yōu)的性能，即面積利用率高、速度快、功耗低，而缺點(diǎn)是開(kāi)發(fā)周期長(cháng)，費用高，只適合大批量產(chǎn)品開(kāi)發(fā)。
半定制ASIC芯片的版圖設計方法分為門(mén)陣列設計法和標準單元設計法，這兩種方法都是約束性的設計方法，其主要目的就是簡(jiǎn)化設計，以犧牲芯片性能為代價(jià)來(lái)縮短開(kāi)發(fā)時(shí)間。
可編程邏輯芯片與上述掩模ASIC的不同之處在于：設計 人員完成版圖設計后，在實(shí)驗室內就可以燒制出自己的芯片， 無(wú)須IC廠(chǎng)家的參與，大大縮短了開(kāi)發(fā)周期。
可編程邏輯器件自70年代以來(lái)，經(jīng)歷了PAL、GALGPLD、FPGA幾個(gè)發(fā)展階段，其中CPLD/FPGA高密度可編程邏輯器件，目前集成度已高達 200萬(wàn)門(mén)/片，它將格模ASC集成度高的優(yōu)點(diǎn)和可編程邏輯器件設計生產(chǎn)方便的特點(diǎn)結合在一起，特別適合于樣品研制或小批量產(chǎn)品開(kāi)發(fā)，使產(chǎn)品能以最快的速度上市，而當市場(chǎng)擴大時(shí)，它可以很容易地轉由掩模ASIC實(shí)現，因此開(kāi)發(fā)風(fēng)險也大為降低。
上述ASIC芯片，尤其是CPLD/FPGA器件，已成為現代高層次電子設計方法的實(shí)現載體。
3.硬件描述語(yǔ)言。硬件描述語(yǔ)言(HDL)是一種用于設計硬件電子系統的計算機語(yǔ)言，它用軟件編程的方式來(lái)描述電子系統的邏輯功能、電路結構和連接形式，與傳統的門(mén)級描述方式相比，它更適合大規模系統的設計。例如一個(gè)32位的加法器，利用圖形輸入軟件需要輸人500至1000個(gè)門(mén)，而利用VHDL語(yǔ)言只需要書(shū)寫(xiě)一行“A=B+C”即可。而且 VHDL語(yǔ)言可讀性強，易于修改和發(fā)現錯誤。早期的硬件描述語(yǔ)言，如ABEL、HDL、AHDL，由不同的EDA廠(chǎng)商開(kāi)發(fā)，互不兼容，而且不支持多層次設計，層次間翻譯工作要由人工完成。為了克服以上不足，1985年美國國防部正式推出了高速集成電路硬件描述語(yǔ)言VHDL，1987年IEEE采納VHDL 為硬件描述語(yǔ)言標準(IEEE STD-1076)。
VHDL是一種全方位的硬件描述語(yǔ)言，包括系統行為級。寄存器傳輸級和邏輯門(mén)級多個(gè)設計層次，支持結構、數據流和行為三種描述形式的混合描述，因此 VHDL幾乎覆蓋了以往各種硬件俄語(yǔ)言的功能，整個(gè)自頂向下或由底向上的電路設計過(guò)程都可以用VHDL來(lái)完成。VHDL還具有以下優(yōu)點(diǎn)：(1)VHDL的寬范圍描述能力使它成為高層進(jìn)設計的核心，將設計人員的工作重心提高到了系統功能的實(shí)現與調試，而花較少的精力于物理實(shí)現。(2)VHDL可以用簡(jiǎn)潔明確的代碼描述來(lái)進(jìn)行復雜控制邏輯艄設計，靈活且方便，而且也便于設計結果的交流、保存和重用。(3)VHDL的設計不依賴(lài)于特定的器件，方便了工藝的轉換。(4)VHDL是一個(gè)標準語(yǔ)言，為眾多的EDA廠(chǎng)商支持，因此移植性好。
4.EDA系統樞架結構 EDA系統框架結構(FRAMEWORK)是一套配置和使用EDA軟件包的規范。目前主要的EDA系統都建立了框架結構，如 CADENCE公司的Design Framework，Mentor公司的Falcon Framework，而且這些框架結構都遵守國際CFI組織制定的統一技術(shù)標準�？蚣芙Y構能將來(lái)自不同EDA廠(chǎng)商的工具軟件進(jìn)行優(yōu)化組合，集成在一個(gè)易于管理的統一的環(huán)境之下，而且還支持任務(wù)之間、設計師之間以及整個(gè)產(chǎn)品開(kāi)發(fā)過(guò)程中的信息傳輸與共享，是并行工程和自頂向下設計施的實(shí)現基礎。
EDA技術(shù)的每一次進(jìn)步，都引起了設計層次上的一次飛躍，從設計層次上分，70年代為物理級設計(CAD)，80年代為電路級設計(CAE)，90年代進(jìn)入到系統級設計(EDA)。物理級設計主要指IC版圖設計，一般由半導體廠(chǎng)家完成，對電子工程師沒(méi)有太大的意義，因此本文重點(diǎn)介紹電路級設計和系統級設計。
1.電路級設計 電路級設計工作流程如圖2所示。電子工程師接受系統設計任務(wù)后，首先確定設計方案，并選擇能實(shí)現該方案的合適元器件，然后根據具體的元器件設計電路原理圖。接著(zhù)進(jìn)行第一次仿真，其中包括數字電路的邏輯模擬、故障分析，模擬電路的交直流分析、瞬態(tài)分析。在進(jìn)行系統仿真時(shí)，必須要有元件模型庫的支持，計算機上模擬的檢人輸出波形代替了實(shí)際電路調試中的信號源和示波器。這一次仿真主要是檢驗設計方案在功能方面的正確性。
仿真通過(guò)后，根據原理圖產(chǎn)生的電氣連接網(wǎng)絡(luò )表進(jìn)行PCB板的自動(dòng)布局布線(xiàn)。在制作PCB板之前還可以進(jìn)行PCB后分析，其中包括熱分析、噪聲及竄擾分析、電磁兼容分析、可靠性分析等，并可將分析后的結果參數反標回電路圖，進(jìn)行第二次仿真，也稱(chēng)為后仿真。后仿真主要是檢驗PCB板在實(shí)際工作環(huán)境中的可行性。
由此可見(jiàn)，電路級的EDA技術(shù)使電子工程師在實(shí)際的電子系統產(chǎn)生前，就可以全面地了解系統的功能特性和物理特性， 從而將開(kāi)發(fā)風(fēng)險消滅在設計階段，縮短了開(kāi)發(fā)時(shí)間，降低了開(kāi)發(fā)成本。
2.系統級設計 進(jìn)人90年代以來(lái)，電子信息類(lèi)產(chǎn)品的開(kāi)發(fā)明顯呈現兩個(gè)特點(diǎn)：一是產(chǎn)品復雜程度提高;二是產(chǎn)品上市時(shí)限緊迫。然而，電路級設計本質(zhì)上是基于門(mén)級描述的單層次設計，設計的所有工作(包括設計忙人、仿真和分析、設計修改等)都是在基本邏輯門(mén)這一層次上進(jìn)行的，顯然這種設計方法不能適應新的形勢，一種高層次的電子設計方法，也即系統級設計方法，應運而生。
高層次設計是一種“概念驅動(dòng)式”設計，設計人員無(wú)須通過(guò)門(mén)級原理圖描述電路，而是針對設計目標進(jìn)行功能描述。由于擺脫了電路細節的束縛，設計人員可以把精力集中于創(chuàng )造性的方案與概念的構思上，一且這些概念構思以高層次描述的形式輸人計算機，EDA系統就能以規則驅動(dòng)的方式自動(dòng)完成整個(gè)設計。這樣，新的概念就能迅速有效地成為產(chǎn)品，大大縮短了，產(chǎn)品的研制周期。不僅如此，高層次設計只是定義系統的行為特性，可以不涉及實(shí)現工藝，因此還可以在廠(chǎng)家綜合庫的支持下，利用綜合優(yōu)化工 具將高層次描述 轉換成針對某種工藝優(yōu)化的網(wǎng)絡(luò )表，使工藝轉化變得輕而易舉。
系統級設計的工作流程見(jiàn)圖3。首先，工程師按照“自頂向下”的設計方法進(jìn)行系統劃分。其次，輸人VHDL代碼，這是高層次設計中最為普遍的輸人方式。此外，還可以采用圖形輸人方式(框圖，狀態(tài)圖等)這種輸人方式具有直觀(guān)、容易理解的優(yōu)點(diǎn)。第三步是，將以上的設計輸人編譯成標準的VHDL文件。第四步是進(jìn)行代碼級的功能仿真，主要是檢驗系統功能設計的正確性。這一步驟適用大型設計，因為對于大型設計來(lái)說(shuō)，在綜合前對派代碼仿真，就可以大大減少設計重復的次數和時(shí)間。一般情況下，這一仿真步驟可略去。第五步是，利用綜合器對VHDL源代碼進(jìn)行綜合優(yōu)化處理，生成門(mén)級描述的網(wǎng)絡(luò )表文件，這是將高層次描述轉化為硬件電路的關(guān)鍵步驟。綜合優(yōu)化是針對ASIC芯片供應商的某一產(chǎn)品系列進(jìn)行的，所以綜合的過(guò)程要在相應的廠(chǎng)家綜合庫支持下才能完成。第六步是，利用產(chǎn)生的網(wǎng)絡(luò )表文件進(jìn)行適配前的時(shí)序仿真，仿真過(guò)程不涉及具體器件的硬件特性，是較為粗略的。一般的設計，也可略去這一仿真步驟。第七步是利用適配器將綜合后的網(wǎng)絡(luò )表文件針對某一具體的目標器件進(jìn)行邏輯映射操作，包括底層器件配置、邏輯分割、邏輯優(yōu)化、布局布線(xiàn)。第八步是在適配完成后，產(chǎn)生多項設計結果：(1)適配報告，包括芯片內部資源利用情況，設計的布爾方程描述情況等;(2)適配后的仿真模型;(3)器件編程文件。根據適配后的仿真模型，可以進(jìn)行適配后的時(shí)序仿真，因為已經(jīng)得到器件的實(shí)際硬件特性(如時(shí)延特性\所以仿真結果能比較精確地預期未來(lái)芯片的實(shí)際性能。如果仿真結果達不到設計要求，就需要修改 VHDL源代碼或選擇不同速度和品質(zhì)的器件，直至滿(mǎn)足設計要求;最后一步是將適配器產(chǎn)生的器件編程文件通過(guò)編程器或下載電纜載人到目標芯片FPGA或 CPLD中。如果是大批量產(chǎn)品開(kāi)發(fā)，則通過(guò)更換相應的廠(chǎng)瓣合庫，輕易地轉由ASIC形式實(shí)現。
綜上所述，EDA技術(shù)是電子設計領(lǐng)域的一場(chǎng)革命，目前正處于高速發(fā)展階段，每年都有新的EDA工具問(wèn)世。廣大電子工程人員掌握這一先進(jìn)技術(shù)，這不僅是提高設計效率的需要，更是我國電子工業(yè)在世界市場(chǎng)上生存、競爭與發(fā)展的需要。
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