EDA技術(shù)常見(jiàn)問(wèn)題解答

　　在我們上學(xué)期間，大家最不陌生的就是知識點(diǎn)吧！知識點(diǎn)就是學(xué)習的重點(diǎn)。那么，都有哪些知識點(diǎn)呢？以下是小編幫大家整理的EDA技術(shù)常見(jiàn)問(wèn)題解答，希望能夠幫助到大家。

　　1-1 EDA技術(shù)與ASIC設計和FPGA開(kāi)發(fā)有什么關(guān)系?

　　答：利用EDA技術(shù)進(jìn)行電子系統設計的最后目標是完成專(zhuān)用集成電路ASIC的設計和實(shí)現;FPGA和CPLD是實(shí)現這一途徑的主流器件。FPGA和CPLD通常也被稱(chēng)為可編程專(zhuān)用IC，或可編程ASIC。FPGA和CPLD的應用是EDA技術(shù)有機融合軟硬件電子設計技術(shù)、SoC(片上系統)和ASIC設計，以及對自動(dòng)設計與自動(dòng)實(shí)現最典型的詮釋。

　　1-2與軟件描述語(yǔ)言相比，VHDL有什么特點(diǎn)?

　　答：編譯器將軟件程序翻譯成基于某種特定CPU的機器代碼，這種代碼僅限于這種CPU而不能移植，并且機器代碼不代表硬件結構，更不能改變CPU的硬件結構，只能被動(dòng)地為其特定的硬件電路結構所利用。綜合器將VHDL程序轉化的目標是底層的電路結構網(wǎng)表文件，這種滿(mǎn)足VHDL設計程序功能描述的電路結構，不依賴(lài)于任何特定硬件環(huán)境;具有相對獨立性。綜合器在將VHDL(硬件描述語(yǔ)言)表達的電路功能轉化成具體的電路結構網(wǎng)表過(guò)程中，具有明顯的能動(dòng)性和創(chuàng )造性，它不是機械的一一對應式的“翻譯”，而是根據設計庫、工藝庫以及預先設置的各類(lèi)約束條件，選擇最優(yōu)的方式完成電路結構的設計。

　　l-3什么是綜合?有哪些類(lèi)型?綜合在電子設計自動(dòng)化中的地位是什么?

　　什么是綜合?答：在電子設計領(lǐng)域中綜合的概念可以表示為：將用行為和功能層次表達的電子系統轉換為低層次的便于具體實(shí)現的模塊組合裝配的過(guò)程。

　　有哪些類(lèi)型? 答：(1)從自然語(yǔ)言轉換到VHDL語(yǔ)言算法表示，即自然語(yǔ)言綜合。(2)從算法表示轉換到寄存器傳輸級(RegisterTransport Level，RTL)，即從行為域到結構域的綜合，即行為綜合。(3)從RTL級表示轉換到邏輯門(mén)(包括觸發(fā)器)的表示，即邏輯綜合。(4)從邏輯門(mén)表示轉換到版圖表示(ASIC設計)，或轉換到FPGA的配置網(wǎng)表文件，可稱(chēng)為版圖綜合或結構綜合。

　　綜合在電子設計自動(dòng)化中的地位是什么? 答：是核心地位(見(jiàn)圖1-3)。綜合器具有更復雜的工作環(huán)境，綜合器在接受VHDL程序并準備對其綜合前，必須獲得與最終實(shí)現設計電路硬件特征相關(guān)的工藝庫信息，以及獲得優(yōu)化綜合的諸多約束條件信息;根據工藝庫和約束條件信息，將VHDL程序轉化成電路實(shí)現的相關(guān)信息。

　　1-4在EDA技術(shù)中，自頂向下的設計方法的重要意義是什么? P7~10

　　答：在EDA技術(shù)應用中，自頂向下的設計方法，就是在整個(gè)設計流程中各設計環(huán)節逐步求精的過(guò)程。

　　1-5 IP在EDA技術(shù)的應用和發(fā)展中的意義是什么?P11~12

　　答：IP核具有規范的接口協(xié)議，良好的可移植與可測試性，為系統開(kāi)發(fā)提供了可靠的保證。

　　2-1 敘述EDA的FPGA/CPLD設計流程。P13~16

　　答：1.設計輸入(原理圖/HDL文本編輯);2.綜合;3.適配;4.時(shí)序仿真與功能仿真;5.編程下載;6.硬件測試。

　　2-2 IP是什么?IP與EDA技術(shù)的關(guān)系是什么?P24~26

　　IP是什么?答：IP是知識產(chǎn)權核或知識產(chǎn)權模塊，用于A(yíng)SIC或FPGA/CPLD中的預先設計好的電路功能模塊。

　　IP與EDA技術(shù)的關(guān)系是什么? 答：IP在EDA技術(shù)開(kāi)發(fā)中具有十分重要的地位;與EDA技術(shù)的關(guān)系分有軟IP、固IP、硬IP：軟IP是用VHDL等硬件描述語(yǔ)言描述的功能塊，并不涉及用什么具體電路元件實(shí)現這些功能;軟IP通常是以硬件描述語(yǔ)言HDL源文件的形式出現。固IP是完成了綜合的功能塊，具有較大的設計深度，以網(wǎng)表文件的形式提交客戶(hù)使用。硬IP提供設計的最終階段產(chǎn)品：掩模。

　　2-3 敘述ASIC的設計方法。 P18~19

　　答：ASIC設計方法,按版圖結構及制造方法分有半定制(Semi-custom)和全定制(Full-custom)兩種實(shí)現方法。

　　全定制方法是一種基于晶體管級的，手工設計版圖的制造方法。

　　半定制法是一種約束性設計方式，約束的目的是簡(jiǎn)化設計，縮短設計周期，降低設計成本，提高設計正確率。半定制法按邏輯實(shí)現的方式不同，可再分為門(mén)陣列法、標準單元法和可編程邏輯器件法。

　　2-4 FPGA/CPLD在A(yíng)SIC設計中有什么用途?P16,18

　　答：FPGA/CPLD在A(yíng)SIC設計中，屬于可編程ASIC的邏輯器件;使設計效率大為提高，上市的時(shí)間大為縮短。

　　2-5 簡(jiǎn)述在基于FPGA/CPLD的EDA設計流程中所涉及的EDA工具，及其在整個(gè)流程中的作用。 P19~23

　　答：基于FPGA/CPLD的EDA設計流程中所涉及的EDA工具有：設計輸入編輯器(作用：接受不同的設計輸入表達方式，如原理圖輸入方式、狀態(tài)圖輸入方式、波形輸入方式以及HDL的文本輸入方式。);HDL綜合器(作用：HDL綜合器根據工藝庫和約束條件信息，將設計輸入編輯器提供的信息轉化為目標器件硬件結構細節的信息，并在數字電路設計技術(shù)、化簡(jiǎn)優(yōu)化算法以及計算機軟件等復雜結體進(jìn)行優(yōu)化處理);仿真器(作用：行為模型的表達、電子系統的建模、邏輯電路的驗證及門(mén)級系統的測試);適配器(作用：完成目標系統在器件上的布局和布線(xiàn));下載器(作用：把設計結果信息下載到對應的實(shí)際器件，實(shí)現硬件設計)。

　　3-1 OLMC(輸出邏輯宏單元)有何功能?說(shuō)明GAL是怎樣實(shí)現可編程組合電路與時(shí)序電路的。 P34~36

　　OLMC有何功能?答：OLMC單元設有多種組態(tài)，可配置成專(zhuān)用組合輸出、專(zhuān)用輸入、組合輸出雙向口、寄存器輸出、寄存器輸出雙向口等。

　　說(shuō)明GAL是怎樣實(shí)現可編程組合電路與時(shí)序電路的? 答：GAL(通用陣列邏輯器件)是通過(guò)對其中的OLMC(輸出邏輯宏單元)的編程和三種模式配置(寄存器模式、復合模式、簡(jiǎn)單模式)，實(shí)現組合電路與時(shí)序電路設計的。

　　3-2什么是基于乘積項的可編程邏輯結構?P33~34，40

　　答：GAL、CPLD之類(lèi)都是基于乘積項的可編程結構;即包含有可編程與陣列和固定的或陣列的PAL(可編程陣列邏輯)器件構成。

　　3-3什么是基于查找表的可編程邏輯結構?P40~41

　　答：FPGA(現場(chǎng)可編程門(mén)陣列)是基于查找表的可編程邏輯結構。

　　3-4 FPGA系列器件中的LAB有何作用? P43~45

　　答：FPGA(Cyclone/Cyclone II)系列器件主要由邏輯陣列塊LAB、嵌入式存儲器塊(EAB)、I/O單元、嵌入式硬件乘法器和PLL等模塊構成;其中LAB(邏輯陣列塊)由一系列相鄰的LE(邏輯單元)構成的;FPGA可編程資源主要來(lái)自邏輯陣列塊LAB。

　　3-5與傳統的測試技術(shù)相比，邊界掃描技術(shù)有何優(yōu)點(diǎn)?P47~50

　　答：使用BST(邊界掃描測試)規范測試，不必使用物理探針，可在器件正常工作時(shí)在系統捕獲測量的功能數據�？朔�傳統的外探針測試法和“針床”夾具測試法來(lái)無(wú)法對IC內部節點(diǎn)無(wú)法測試的難題。

　　3-6解釋編程與配置這兩個(gè)概念。P58

　　答：編程：基于電可擦除存儲單元的EEPROM或Flash技術(shù)。CPLD一股使用此技術(shù)進(jìn)行編程。CPLD被編程后改變了電可擦除存儲單元中的信息，掉電后可保存。電可擦除編程工藝的優(yōu)點(diǎn)是編程后信息不會(huì )因掉電而丟失，但編程次數有限，編程的速度不快。

　　配置：基于SRAM查找表的編程單元。編程信息是保存在SRAM中的，SRAM在掉電后編程信息立即丟失，在下次上電后，還需要重新載入編程信息。大部分FPGA采用該種編程工藝。該類(lèi)器件的編程一般稱(chēng)為配置。對于SRAM型FPGA來(lái)說(shuō)，配置次數無(wú)限，且速度快;在加電時(shí)可隨時(shí)更改邏輯;下載信息的保密性也不如電可擦除的編程。

　　3-7請參閱相關(guān)資料，并回答問(wèn)題：按本章給出的歸類(lèi)方式，將基于乘積項的可編程邏輯結構的PLD器件歸類(lèi)為CPLD;將基于查找表的可編程邏輯結構的PLD器什歸類(lèi)為FPGA，那么，APEX系列屬于什么類(lèi)型PLD器件?MAX II系列又屬于什么類(lèi)型的PLD器件?為什么?P54~56

　　答：APEX(Advanced Logic Element Matrix)系列屬于FPGA類(lèi)型PLD器件;編程信息存于SRAM中。MAX II系列屬于CPLD類(lèi)型的PLD器件;編程信息存于EEPROM中。

　　拓展：EDA技術(shù)布局常用規則

　　1.我們要注意貼片器件(電阻電容)與芯片和其余器件的最小距離芯片：一般我們定義分立器件和IC芯片的距離0.5～0.7mm，特殊的地方可能因為夾具配置的不同而改變

　　2.對于分立直插的器件

　　一般的電阻如果為分立直插的比貼片的距離略大一般在1～3mm之間。注意保持足夠的間距(因為加工的麻煩，所以直插的基本不會(huì )用)

　　3.對于IC的去耦電容的擺放

　　每個(gè)IC的電源端口附近都需要擺放去耦電容，且位置盡可能靠近IC的電源口，當一個(gè)芯片有多個(gè)電源口的時(shí)候，每個(gè)口都要布置去耦電容。

　　4.在邊沿附近的分立器件

　　由于一般都是用拼板來(lái)做PCB，因此在邊沿附近的器件需要符合兩個(gè)條件，第一就是與切割方向平行(使器件的應力均勻)，第二就是在一定距離之內不能布置器件(防止板子切割的時(shí)候損壞元器件)

　　5.如果相鄰的焊盤(pán)需要相連，首先確認在外面進(jìn)行連接，防止連成一團造成橋接，同時(shí)注意此時(shí)的銅線(xiàn)的寬度。

　　6.焊盤(pán)如果在鋪通區域內需要考慮熱焊盤(pán)(必須能夠承載足夠的電流)，如果引線(xiàn)比直插器件的焊盤(pán)小的話(huà)需要加淚滴(角度小于45度)，同樣適用于直插連接器的引腳。

　　7.元件焊盤(pán)兩邊的引線(xiàn)寬度要一致，如果時(shí)間焊盤(pán)和電極大小有差距，要注意是否會(huì )出現短路的現象，最后要注意保留未使用引腳的焊盤(pán)，并且正確接地或者接電源。

　　8. 注意通孔最好不要打在焊盤(pán)上。

　　9.另外就是要注意的是引線(xiàn)不能和板邊過(guò)近，也不允許在板邊鋪銅(包括定位孔附近區域)

　　10.大電容：首先要考慮電容的環(huán)境溫度是否符合要求，其次要使電容盡可能的遠離發(fā)熱區域

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