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Pspice仿真電路不能過(guò)大如何解決

時(shí)間:2024-08-31 13:40:15 EDA技術(shù)培訓 我要投稿
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Pspice仿真電路不能過(guò)大如何解決

  在EDA學(xué)習中我們一定碰到過(guò)Pspice仿真電路不能過(guò)大的問(wèn)題,那么怎么解決呢?下面YJBYS小編為大家整理了相關(guān)信息,希望對你有所幫助。

  如何解決Pspice仿真電路不能過(guò)大的問(wèn)題?

  PSPICE仿真的是理想環(huán)境,除非你自己將一些寄生參數定義到回路中,所以RC過(guò)大或過(guò)小也不會(huì )計算到寄生參數中。

  您這個(gè)問(wèn)題有兩個(gè)可能,但兩種都是因為時(shí)間的關(guān)系:

  1。因為RC振蕩電路有一個(gè)關(guān)鍵參數就是響應時(shí)間和振蕩頻率,所以如果過(guò)大,響應時(shí)間太長(cháng)或太短,導致在給定的時(shí)間里面沒(méi)有響應或者太短而響應的圖像不明顯;

  2。就是你在設置模擬參數(EDIT SIMULATION),就是你在放觸筆之前要編輯的一個(gè)模擬環(huán)境,那里有設置響應時(shí)間,如果不能將那個(gè)時(shí)間跟RC響應時(shí)間對應,就不能顯示圖像。(看不太清您的圖,不過(guò)猜測應該是您設置的時(shí)間太長(cháng)了,如果您原來(lái)是響應1S,您可以試著(zhù)改成10ms,因為看圖片在零點(diǎn)那個(gè)位置好像有個(gè)脈沖)

  所以如果您不改RC值,但是在設置模擬參數那里修改起始時(shí)間,保持時(shí)間......一樣能實(shí)現圖形的輸出的。

  運行Cadence16.2的Allegro PCB Editor時(shí),在Setep→Use Preferences時(shí)出現以下提示對話(huà)框:"No match found for 'my_favorites' in the search path ."

  忽略后,改變Allegro PCB Editor工作時(shí)的環(huán)境變量(例如padpath、psmpath路徑等),再保存的時(shí)候出現以下對話(huà)框:"changes not saved, cannot update the env file"

  問(wèn)題原因:

  在軟件安裝時(shí),需指定Cadence的工作路徑/HOME位置。若不采取軟件默認設置,則需要人為修改系統變量home。出現該錯誤,就是因為指定的工作路徑與系統變量home值不符!

  解決方法:

  將pcbenv文件夾換一個(gè)位置,同時(shí)修改系統變量home的值即可。

  1. 找到pcbenv文件夾(一般位于C:documents and settingsuser中)

  2. 將其cut到某位置,如Cadence的安裝路徑

  3. 右擊我的電腦→屬性→高級→環(huán)境變量,更改系統環(huán)境變量里home的值,將此值設為絕對路徑,指向pcbenv文件夾,例如E:program_filesCadence

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