- 相關(guān)推薦
電子設計專(zhuān)業(yè)最�？嫉墓P試題
電子設計專(zhuān)業(yè)最�？嫉墓P試題分享：
1、平板電容公式(C=εS/4πkd)。(未知)
2、最基本的如三極管曲線(xiàn)特性。(未知)
3、基爾霍夫定理的內容是什么?(仕蘭微電子)
基爾霍夫電流定律是一個(gè)電荷守恒定律,即在一個(gè)電路中流入一個(gè)節點(diǎn)的電荷與流出同一個(gè)節點(diǎn)的電荷相等.
基爾霍夫電壓定律是一個(gè)能量守恒定律,即在一個(gè)回路中回路電壓之和為零.
4、描述反饋電路的概念，列舉他們的應用。(仕蘭微電子)
5、負反饋種類(lèi)(電壓并聯(lián)反饋，電流串聯(lián)反饋，電壓串聯(lián)反饋和電流并聯(lián)反饋);負反饋的優(yōu)點(diǎn)(降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線(xiàn)性和非 線(xiàn)性失真，有效地擴展放大器的通頻帶，自動(dòng)調節作用)(未知)
6、放大電路的頻率補償的目的是什么，有哪些方法?(仕蘭微電子)
7、頻率響應，如：怎么才算是穩定的，如何改變頻響曲線(xiàn)的幾個(gè)方法。(未知)
8、給出一個(gè)查分運放，如何相位補償，并畫(huà)補償后的波特圖。(凹凸)
9、基本放大電路種類(lèi)(電壓放大器，電流放大器，互導放大器和互阻放大器)，優(yōu)缺點(diǎn)，特別是廣泛采用差分結構的原因。(未知)
10、給出一差分電路，告訴其輸出電壓Y 和Y-,求共模分量和差模分量。(未知)
11、畫(huà)差放的兩個(gè)輸入管。(凹凸)
12、畫(huà)出由運放構成加法、減法、微分、積分運算的電路原理圖。并畫(huà)出一個(gè)晶體管級的 運放電路。(仕蘭微電子)
13、用運算放大器組成一個(gè)10倍的放大器。(未知)
14、給出一個(gè)簡(jiǎn)單電路，讓你分析輸出電壓的特性(就是個(gè)積分電路)，并求輸出端某點(diǎn) 的rise/fall時(shí)間。(Infineon筆試試題)
15、電阻R和電容C串聯(lián)，輸入電壓為R和C之間的電壓，輸出電壓分別為C上電壓和R上電壓，要求制這兩種電路輸入電壓的頻譜，判斷這兩種電路何為高通濾波器，何為低通濾波器。當RC
18、說(shuō)說(shuō)靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)。(威盛VIA 2003.11.06 上海筆試試題)
19、一個(gè)四級的Mux,其中第二級信號為關(guān)鍵信號 如何改善timing。(威盛VIA2003.11.06 上海筆試試題)
20、給出一個(gè)門(mén)級的圖，又給了各個(gè)門(mén)的傳輸延時(shí)，問(wèn)關(guān)鍵路徑是什么，還問(wèn)給出輸入，使得輸出依賴(lài)于關(guān)鍵路徑。(未知)
21、邏輯方面數字電路的卡諾圖化簡(jiǎn)，時(shí)序(同步異步差異)，觸發(fā)器有幾種(區別，優(yōu)點(diǎn))，全加器等等。(未知)
22、卡諾圖寫(xiě)出邏輯表達使。(威盛VIA 2003.11.06 上海筆試試題)
23、化簡(jiǎn)F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。(威盛)
24、 please show the CMOS inverter schmatic,layout and its cross sectionwith P-well process.Plot its transfer curve (Vout-Vin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? (威盛筆試題circuit design-beijing-03.11.09)
25、To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain?
26、為什么一個(gè)標準的倒相器中P管的寬長(cháng)比要比N管的寬長(cháng)比大?(仕蘭微電子)
27、用mos管搭出一個(gè)二輸入與非門(mén)。(揚智電子筆試)
28、 please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge.(less delay time)。(威盛筆試題circuit design-beijing-03.11.09)
29、畫(huà)出NOT,NAND,NOR的符號，真值表，還有transistor level的電路。(Infineon筆試)
30、畫(huà)出CMOS的圖，畫(huà)出tow-to-one mux gate。(威盛VIA 2003.11.06 上海筆試試題)
31、用一個(gè)二選一mux和一個(gè)inv實(shí)現異或。(飛利浦-大唐筆試)
32、畫(huà)出Y=A*B C的cmos電路圖。(科廣試題)
33、用邏輯們和cmos電路實(shí)現ab cd。(飛利浦-大唐筆試)
34、畫(huà)出CMOS電路的晶體管級電路圖，實(shí)現Y=A*B C(D E)。(仕蘭微電子)
35、利用4選1實(shí)現F(x,y,z)=xz yz’。(未知)
36、給一個(gè)表達式f=xxxx xxxx xxxxx xxxx用最少數量的與非門(mén)實(shí)現(實(shí)際上就是化簡(jiǎn))。
37、給出一個(gè)簡(jiǎn)單的由多個(gè)NOT,NAND,NOR組成的原理圖，根據輸入波形畫(huà)出各點(diǎn)波形。(Infineon筆試)
38、為了實(shí)現邏輯(A XOR B)OR (C AND D)，請選用以下邏輯中的一種，并說(shuō)明為什么?1)INV 2)AND 3)OR 4)NAND 5)NOR 6)XOR 答案：NAND(未知)
39、用與非門(mén)等設計全加法器。(華為)
40、給出兩個(gè)門(mén)電路讓你分析異同。(華為)
41、用簡(jiǎn)單電路實(shí)現，當A為輸入時(shí)，輸出B波形為…(仕蘭微電子)
42、A,B,C,D,E進(jìn)行投票，多數服從少數，輸出是F(也就是如果A,B,C,D,E中1的個(gè)數比0 多，那么F輸出為1，否則F為0)，用與非門(mén)實(shí)現，輸入數目沒(méi)有限制。(未知)
43、用波形表示D觸發(fā)器的功能。(揚智電子筆試)
44、用傳輸門(mén)和倒向器搭一個(gè)邊沿觸發(fā)器。(揚智電子筆試)
45、用邏輯們畫(huà)出D觸發(fā)器。(威盛VIA 2003.11.06 上海筆試試題)
46、畫(huà)出DFF的結構圖,用verilog實(shí)現之。(威盛)
47、畫(huà)出一種CMOS的D鎖存器的電路圖和版圖。(未知)
48、D觸發(fā)器和D鎖存器的區別。(新太硬件面試)
49、簡(jiǎn)述latch和filp-flop的異同。(未知)
50、LATCH和DFF的概念和區別。(未知)
51、latch與register的區別,為什么現在多用register.行為級描述中latch如何產(chǎn)生的。(南山之橋)
52、用D觸發(fā)器做個(gè)二分顰的電路.又問(wèn)什么是狀態(tài)圖。(華為)
53、請畫(huà)出用D觸發(fā)器實(shí)現2倍分頻的邏輯電路?(漢王筆試)
54、怎樣用D觸發(fā)器、與或非門(mén)組成二分頻電路?(東信筆試)
55、How many flip-flop circuits are needed to divide by 16? (Intel) 16分頻?
56、用filp-flop和logic-gate設計一個(gè)1位加法器，輸入carryin和current-stage，輸出carryout和next-stage. (未知)
57、用你熟悉的設計方式設計一個(gè)可預置初值的7進(jìn)制循環(huán)計數器，15進(jìn)制的呢?(仕蘭微電子)
58、數字電路設計當然必問(wèn)Verilog/VHDL，如設計計數器。
59、用D觸發(fā)器做個(gè)4進(jìn)制的計數。(華為)
60、實(shí)現N位Johnson Counter,N=5。(南山之橋)
【電子設計專(zhuān)業(yè)最�？嫉墓P試題】相關(guān)文章：
報社記者招聘：最�？嫉墓P試題分享11-19
廣告公司�？脊P試題08-10
投資顧問(wèn)面試�？脊P試題分享！11-19
公考：情景模擬類(lèi)面試題06-18
銷(xiāo)售類(lèi)職位�？脊P試題目分享05-07
人力資源專(zhuān)業(yè)筆試題02-18