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基于Rocket I/O模塊的高速工I/O設計
摘要：介紹了采用Videx-ⅡPR0系列FPCA設計的應用于下一代無(wú)線(xiàn)通信系統中的高速I(mǎi)／O。由于充分利用芯片中集成的Rocket I／O模塊，并采用差分輸入參考時(shí)鐘、8B／10B編碼、預加重處理、通道綁定技術(shù)等，實(shí)現了四個(gè)綁定通道的高速互連(2．5Gbaud)。設計結果表明，采用Rocket I／O模塊進(jìn)行高速I(mǎi)／O設計，可極大簡(jiǎn)化片上邏輯電路和片外PCB版圖設計。由于通信對帶寬的需求迅猛增長(cháng)，促使一系列基于差分、源同步、時(shí)鐘數據恢復(CDR)等先進(jìn)技術(shù)的互連方式應運而生。在傳統設計中，單端互連方式易受干擾、噪聲的影響，傳輸速率最高只能達到200~250Mbps／Line；在更高速率的接口設計中，多采用包含有源同步時(shí)鐘的差分串行傳輸方式(如LVDS、LVPECL等)，但在傳輸過(guò)程中時(shí)鐘與數據分別發(fā)送，傳輸過(guò)程中各信號瞬時(shí)抖動(dòng)不一致，破壞了接收數據與時(shí)鐘之間的定時(shí)關(guān)系，因而傳輸速率很難超越1Gbps／Channel；XILINX公司推出了內嵌Rocket I/O模塊的VirtexⅡPRO系列FPGA，使實(shí)現更高的傳輸速率成為可能[1～3]。采用了CML(CurrentMode Logic)、CDR、線(xiàn)路編碼(8B／10B)和預加重等技術(shù)的Rocket I/O模塊，可極大地減小時(shí)鐘扭曲、信號衰減和線(xiàn)路噪聲對接收性能的影響，從而使傳輸速率進(jìn)一步提高。本文著(zhù)重討論如何配置Rocket I／0模塊，進(jìn)行FPGA的片內、片外設計和仿真，從而在以10英寸差分線(xiàn)組互連的兩片FPGA間達到2．5Gbaud／Channel的傳輸速率，并實(shí)現了四個(gè)雙向通道的綁定操作。
圖1
1 Rocket，I／O特性
VirtexⅡPRO系列FPGA內嵌的Rocket I／O模塊是基于Mindspeed公司四代SkyRailTM技術(shù)開(kāi)發(fā)的高速串行收發(fā)器，該系列FPGA單片最多集成了24路Rocket I/O收發(fā)器，最大可提供75Gbps全雙工通信帶寬。Rocket I/O模塊靈活的配置方式使其可以提供對光纖通道、千兆以太網(wǎng)、XAUI、Infiniband、PCI Express等一系列高速通信標準的支持。其主要特性為：(1)每個(gè)通道收發(fā)器支持從622Mbps至3．125Gbps的全雙工傳輸速率；(2)收發(fā)器內嵌發(fā)送時(shí)鐘生成電路和接收時(shí)鐘恢復電路；(3)CDR源同步數據發(fā)送方式；(4)五級可編程輸出電壓幅度(800~1600mV)控制；(5)四級可編程輸出預加重處理；(6)收發(fā)器支持交流和直流耦合方式，可兼容多種高速接口標準；(7)片內集成可編程差分終端電阻(50Ω、75Ω)；(8)支持片內串行和并行環(huán)回測試模式；(9)可編程標界檢測符(comma)圖樣，提供對多種協(xié)議標準的支持。
Rocket I／0收發(fā)器由物理媒質(zhì)適配層(PMA)和物理編碼子層(PCS)構成，如圖1所示。其中PMA層屬于收發(fā)器的數／�；旌筒糠�，包括串／并變換器、并／串變換器、差分發(fā)送驅動(dòng)器、差分接收器、發(fā)送時(shí)鐘生成電路、接收時(shí)鐘恢復電路等。而PCS層屬于收發(fā)器的數字部分，包括發(fā)送FIFO、8B／10B編碼器、8B／10B解碼器、CRC生成和校驗、用于通道綁定和時(shí)鐘修正的Elastic Buffer等。由于要支持多種高速串行通信標準，Rocket I／O模塊的PMA和PCS包含了許多配置參數，這些參數可以通過(guò)外部端口和內部配置寄存器進(jìn)行設定。配置過(guò)程可以以靜態(tài)(參數通過(guò)FPGA配置文件設定)或動(dòng)態(tài)(通過(guò)Rocket I/O的配置端口進(jìn)行局部重新配置)的方式進(jìn)行。
2 ROCket I／O的設計要素
要達到Rocket I／O模塊的最佳性能，需要考慮到諸多設計因素，本文就其最重要的部分展開(kāi)討論。
2．1 參考時(shí)鐘
高性能的通信質(zhì)量要求有高穩定性和高精度的時(shí)鐘源。抖動(dòng)和頻偏是衡量時(shí)鐘源的兩個(gè)重要指標。抖動(dòng)一般是指一個(gè)實(shí)際情況下的周期信號每個(gè)周期的圖樣相對于該信號理想情況下一個(gè)周期圖樣的偏差[4]。抖動(dòng)產(chǎn)生原因包括時(shí)鐘晶體本身的機械振動(dòng)、器件的熱噪聲和電源串人噪聲等。抖動(dòng)可以分為確定性抖動(dòng)和隨機抖動(dòng)。確定性抖動(dòng)是線(xiàn)性可加的，它包括信號在傳輸中媒質(zhì)損耗、碼間串擾(ISI)等周期性因素導致的抖動(dòng)；隨機抖動(dòng)是均方可加的，它是由半導體器件熱噪聲、電源波動(dòng)等共模隨機噪聲源導致的。頻偏是指時(shí)鐘標稱(chēng)頻率與實(shí)際頻率的偏差，主要受晶體加工精度的影響。由于Rocket I／O模塊內部將輸人參考時(shí)鐘20倍頻，而RocketI／O模塊可容忍的輸人參考時(shí)鐘抖動(dòng)公差為40ps，可見(jiàn)參考時(shí)鐘的抖動(dòng)對其性能有直接影響。在VirtexⅡPRO系列FPGA中，Rocket I／O模塊集中分布在上、下四個(gè)通道中。當Rocket I／O工作在2．5Gbaud以上時(shí)，參考時(shí)鐘應采用差分輸入方式(如LVDS、LVPECL)，由上、四個(gè)通道的專(zhuān)用差分時(shí)鐘引腳輸入，至相同或相鄰通道中Rocket I／O的BREFCLK輸入端，以避免時(shí)鐘信號引入不必要的抖動(dòng)。在2．5Gbaud速率以下應用時(shí)，不要用FP-GA內的DCM來(lái)生成Rocket I／O的輸入時(shí)鐘， 因為經(jīng)DCM倍頻的時(shí)鐘會(huì )引入較大的抖動(dòng)，使Rocket I／0的接收鎖相環(huán)無(wú)法穩定地鎖定發(fā)送時(shí)鐘。圖2所示的連接方案中，Rocket I／O模塊的輸入時(shí)鐘由差分或單端引腳饋入后，應只經(jīng)過(guò)一級全局緩沖(BUFG)布設到時(shí)鐘樹(shù)上，再連接到Rocket I／O模塊的參考時(shí)鐘輸入端，這樣可最大限度地降低抖動(dòng)的引入。
2．2 復位
Rocket I／O模塊的復位引腳分為發(fā)送(TX_RESET)和接收(RX_RESET)兩部分。由于DCM在輸出時(shí)鐘鎖定在設定值前，輸出時(shí)鐘處于不穩定狀態(tài)，不能用作內部邏輯電路時(shí)鐘，所以要在DCM時(shí)鐘輸出鎖定有效，并經(jīng)過(guò)適當延遲后才可將片內邏輯復位。Rocket I／O模塊要
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