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基于fpga 的f.i.r 濾波器設計探討
1.引言
數字濾波在圖像處理、語(yǔ)音識別和模式識別等數字信號處理中占有重要地位。與模擬濾波器相比，數字濾波器可以滿(mǎn)足濾波器幅度和相位特性的嚴格要求，可以克服模擬濾波器所無(wú)法克服的電壓漂移、溫度漂移和噪聲等問(wèn)題。有限沖激響應（FIR）濾波器可以保證嚴格的線(xiàn)性相位。同時(shí)由于其實(shí)現結構主要是非遞歸的，因此FIR 濾波器可以穩定工作。FIR 濾波器被廣泛用于各類(lèi)數字信號處理系統中實(shí)現卷積、相關(guān)、自適應濾波、正交插值等處理,對于非實(shí)時(shí)系統和低速采樣系統,FIR 濾波器的運算可在CPU 或DSP 處理器上采用軟件實(shí)現。但對于無(wú)線(xiàn)通訊、雷達以及工業(yè)控制，甚至語(yǔ)音信號處理等實(shí)時(shí)應用，由于FIR 運算計算量過(guò)大，采用DSP 軟件可能無(wú)法實(shí)現,因此采用可編程器件便是最好的方法。
目前 FIR 濾波器大致有以下幾種實(shí)現方法：
�。�1）使用單片通用數字濾波器集成電路。單片通用數字濾波器使用簡(jiǎn)單方便，但由于字長(cháng)和階數的規格較少，不能完全滿(mǎn)足實(shí)際需要。雖可采用多片擴展來(lái)滿(mǎn)足，但會(huì )增加體積和功耗，因而在實(shí)際中受到一定限制。
�。�2）采用DSP 器件實(shí)現。由于有專(zhuān)門(mén)的函數可供調用，因此使用DSP 器件設計FIR濾波器相對較簡(jiǎn)單，其應用也最為廣泛。其唯一缺點(diǎn)是程序順序執行，盡管DSP 器件性能不斷提高，但在某些實(shí)時(shí)性要求極高的場(chǎng)合中受到限制。
�。�3）采用可編程邏輯器件實(shí)現。隨著(zhù)可編程邏輯器件的容量和速度的不斷增加，實(shí)現單片系統集成已經(jīng)成為可能。利用可編程邏輯器件實(shí)現FIR 濾波器，由于實(shí)現的是硬件并行算法，因此特別適用于某些實(shí)時(shí)性要求高的場(chǎng)合。
2．FIR 濾波器基本原理
濾波，顧名思義是對輸入信號通過(guò)一定的處理得到輸出信號，這個(gè)處理通常是提取信號中某頻率范圍內的信號成分，把這種處理的過(guò)程稱(chēng)為濾波。而能實(shí)現濾波處理的運算電路或設備就稱(chēng)為濾波器。數字濾波器是完成信號濾波處理功能的，用有限精度算法實(shí)現的離散時(shí)間線(xiàn)性非時(shí)變系統，其輸入是一組數字量，其輸出是經(jīng)過(guò)變換的另一組數字量。數字濾波器具有穩定性高、精度高、靈活性大等突出優(yōu)點(diǎn)。隨著(zhù)數字技術(shù)的發(fā)展，用數字技術(shù)設計濾波器的功能越來(lái)越受到人們的注意和廣泛的應用。FPGA 有著(zhù)規整的內部邏輯塊陣列和豐富的連線(xiàn)資源，特別適合細精度和高并行度結構特點(diǎn)的數字信號處理任務(wù)，如FIR、FFT 等。本文詳細討論利用FPGA 實(shí)現FIR 濾波器的設計過(guò)程，并且對設計中的關(guān)鍵技術(shù)—分布式算法進(jìn)行詳細描述。
3. FIR 分布式算法原理
3.1 總體設計
分布式算法是一種以實(shí)現乘加運算為目的的運算方法。它與傳統算法實(shí)現乘加運算的不同在于執行部分積運算的先后順序不同。簡(jiǎn)單地說(shuō)，分布式算法在完成乘加功能時(shí)是通過(guò)將各輸入數據每一對應位產(chǎn)生的部分積預先進(jìn)行相加形成相應部分積，然后再對各部門(mén)積進(jìn)行累加形成最終結果，而傳統算法是等到所有乘積產(chǎn)生之后再進(jìn)行相加來(lái)完成乘加運算的。與傳統算法相比，分布式算法可極大地減少硬件電路規模，很容易實(shí)現流水線(xiàn)處理，提高電路的執行速度。
FIR 濾波器（Finite Impulse Response）有直接型、級聯(lián)型和頻率抽樣型三種基本結構，其中最常見(jiàn)的是直接型結構。這種結構也稱(chēng)為抽頭延遲線(xiàn)結構，或橫向濾波器結構。
可以看出，線(xiàn)性相位FIR 濾波器的固有對稱(chēng)屬性可以降低所需要的乘法器的數量，它使得乘法器的數量降低了一半，而加法器的數量增加了一半，總的運算量減少。
FIR 濾波器的優(yōu)點(diǎn)有：
�。�1）即具有嚴格的線(xiàn)性相位，又具有任意的幅度；（2）FIR 濾波器的單位抽樣響應是有限長(cháng)的，因此濾波器性能穩定；（3）只要經(jīng)過(guò)一定的延遲時(shí)，任何非因果有限長(cháng)序列，因而能用因果系統來(lái)實(shí)現；（4）FIR 濾波器由于單位沖擊響應是有限長(cháng)的，因而可用快速傅立葉變換（FFT）算法來(lái)實(shí)現過(guò)濾信號，可大大提高運算效率。
4.FIR 濾波器設計實(shí)現
4.1 總體設計思路
基于抽取濾波器的工作原理，本文采用FLEX10K 實(shí)現了一個(gè)具有線(xiàn)性相位的16 階FIR抽取濾波器，利用原理圖和VHDL 共同完成源文件設計。
1．FIR 濾波器的設計指標
采樣頻率：5KHz截止頻率：2KHz類(lèi)型：低通 輸入數據寬度: 8 位階 數：16 階 系數數據寬度: 8 位
2．參數提取
使用 MATLAB6.1 軟件中Filter Design Toolbox 工具箱中的FDA Tool，選擇低通濾波器，Kaiser 窗設計方法，Fs=5KHz,Fc=2KHz，階數為16 位，線(xiàn)性相位。
根據數字系統輸出與輸入的關(guān)系，并根據模塊化的設計思想，把系統分為六個(gè)模塊，包括控制模塊，數據寄存模塊，加法模塊，計數模塊，數據選擇模塊以及乘加模塊。其核心部分是控制模塊，通過(guò)對控制模塊編程，分別在相應的周期內實(shí)現A/D 讀入，轉換以及數據的讀出，再經(jīng)數據寄存器來(lái)儲存數據，經(jīng)加法模塊后來(lái)實(shí)現系數相同的兩個(gè)采樣值相加，以節省儲存空間。加完后的采樣值通過(guò)計數部分的地址選擇信號與乘加部分隨機儲存器部分的對應系數相乘后輸出，乘加模塊里包括有反饋環(huán)節以實(shí)現與前面乘加的結果進(jìn)行累加，待完成8 次累加后，把數據送到輸出端并再送往D/A 轉換器，這時(shí)實(shí)現了把數字信號轉化成模擬信號的工作。然后把輸出接到示波器上，在輸入端通過(guò)高頻信號發(fā)生器輸入一個(gè)模擬信號，如果信號的最高頻率小于濾波器的截止頻率，則示波器上顯示信號能順利通過(guò)，反之若信號的最高頻率大于截止頻率，則不能通過(guò)。
編程時(shí)考慮到應用模塊化的設計思想，對各個(gè)模塊分別進(jìn)行編譯仿真調試，保正每個(gè)部分的功能實(shí)現后再進(jìn)行綜合，這樣有利于實(shí)現程序的最優(yōu)化設計，如果有哪一部分出了問(wèn)題可以單獨進(jìn)行修改仿真調試，避免了大規模設計中從頭開(kāi)始查找的繁瑣問(wèn)題。
4.2 各模塊實(shí)現
4.2.1 控制模塊實(shí)現
控制器是抽取濾波器的核心模塊，有兩個(gè)功能：一是接收輸入數據，二是向其它模塊發(fā)送數據和控制信號。它根據加法器、乘法器和累加器的時(shí)序特性，有規律地向加法器發(fā)送抽頭數據，向乘法器發(fā)送系數，向累加器發(fā)送控制信號，讓加法器、乘法器和累加器在每個(gè)時(shí)鐘周期都完成指定的任務(wù)，從而實(shí)現流水線(xiàn)操作�？刂破鞯墓δ苡肰HDL 語(yǔ)言描述，用寄存器存放抽頭和系數。
4.2.2 數據移位模塊的實(shí)現
數據移位模塊的符號圖如圖6 所示，其中：DATAIN[7..0]是來(lái)自A/D 轉換器的數據；OUT0[7..0]～OUT15[7..0]是16 個(gè)輸出數據，送往加法器；SCLK 是時(shí)鐘信號，接控制器的ENSHIFT 端。數據移位寄存器中共有16 個(gè)觸發(fā)器，每來(lái)一個(gè)脈沖，數據依次往后移。
4.2.3 加法模塊實(shí)現本論文所設計的濾波器是具有線(xiàn)性相位的FIR 濾波器，滿(mǎn)足偶對稱(chēng)條件：h(n)=h(n-N-1)。
利用加法模塊來(lái)減少乘法運算的計算量，提高運行速度、簡(jiǎn)化設計。加法模塊的符號圖如圖8 所示，其中：ADDIN0[7..0]～ADDIN15[7..0]是輸入數據，來(lái)自數據移位模塊；ADDO0～ADDO7 是輸出數據，送往乘法累加單元。
4.2.4 數據選擇模塊實(shí)現
根據計數器發(fā)送的的地址選擇信號，依次輸出D0～D7 八個(gè)數據，送往乘法累加單元，與ROM 中的特征參數對應進(jìn)行乘法累加。
4.2.5 計數模塊實(shí)現
計數模塊按照控制器所產(chǎn)生的COM_CLK（于計數器的CLK 相連）信號，向數據選擇模塊和ROM 單元發(fā)送地址信號，取出數據于參數，送往乘法累加單元進(jìn)行乘法累加。其中：CLK 是時(shí)鐘信號，CLR 清零信號，Q[2..0]輸出地址信號。
4.2.6 乘法累加模塊實(shí)現
乘法累加單元接受來(lái)自數據選擇單元的數據和ROM 單元內的特征參數，完成乘法累加的運算，并最總輸出結果，送往D/A 轉換器。
其中：SEL[2..0]是地址選擇信號，按時(shí)序選擇ROM 中的特征參數，TAP_OUT[7..0]是來(lái)自數據選擇單元的數據，/COM_CLK 是時(shí)鐘信號，/ENCOM 清零信號 ,DA_WE 是輸出數據的控制信號。
5 編譯，仿真，調試結果
5.1 編譯、仿真
將各部分的原理圖（或程序）分別畫(huà)出（或輸入），對各部分分別進(jìn)行編譯仿真，生成*.sym 符號圖后，再進(jìn)行綜合，畫(huà)出頂層文件原理圖，再進(jìn)行編譯，確保正確后再進(jìn)行波形的仿真。由于器件的綜合會(huì )有一定時(shí)間的時(shí)延，所以也可以分析各部分的時(shí)延。
在仿真通過(guò)后就可進(jìn)行編程/下載到目標器件中。首先進(jìn)行管腳鎖定(本次設計使用的目標器件為FLEX10K10LC84-4，鎖定情況如表一所示)，完成管腳鎖定后，重新編譯使之生效，此時(shí)回到原來(lái)的設計文件“*.gdf”上的輸入輸出信號旁都標有其對應的管腳號。重新編譯好后，在重新進(jìn)行時(shí)序仿真，若正確，可進(jìn)行下一步,器件編程/配置.在通過(guò)項目編譯后可生成文件*.sof 用于下載.FLEX系列有些類(lèi)似FPGA,其邏輯塊LE 及內部互連信息都是通過(guò)芯片內部的存儲器單元陣列完成的，這些存儲單元陣列可由配置程序裝入, 存儲單元陣列采用SRAM 方式,對這類(lèi)器件的下載稱(chēng)為配置。因為FLEX 系列的配置信息采用SRAM 方式保存，所以掉電后FLEX 系列的配置信息會(huì )丟失，需每次系統上電后重新配置。
5.2 調試
在調試的過(guò)程中，出現了不少問(wèn)題，例如：由于忽略了A/D 轉換器TLC549 是串行輸出這一點(diǎn)，而設計的控制器的輸入數據是并行的，造成了不匹配；進(jìn)行管腳鎖定時(shí)，輸出數據的高位和低位鎖反；在設計控制模塊時(shí)，有不少情況起初沒(méi)有考慮到或是和預想的不一致等。但經(jīng)過(guò)認真的分析，排除疑點(diǎn)，調試出了預期的結果。
6 結論
假設在輸入端通過(guò)高頻信號發(fā)生器輸入一個(gè)模擬正弦信號，如果信號的最高頻率小于濾波器的截止頻率f s =2KHz，則示波器上顯示信號能順利通過(guò);反之信號的最高頻率如果大于截止頻率，則信號不能通過(guò)。
具體說(shuō)明如下：
�。�1） 在 RESET 信號的控制下，實(shí)現低電平復位，即所有的輸出均置為零。
�。�2） 在時(shí)鐘信號CLK 的控制下，在內部產(chǎn)生一個(gè)新的時(shí)鐘信號CLK-1us，隨著(zhù)計數功能的啟動(dòng)，在不同的時(shí)間段將啟動(dòng)不同的模塊工作，以實(shí)現不同的功能。
�。�3） FPGA 與外部器件A/D TLC549 有3 個(gè)接口連接，由于TLC549 是串行輸出數據，因此DATA-IN 只賦一位變量，AD_ rd 負責將經(jīng)TLC549 處理過(guò)的數字信號輸入FPGA，以便數字濾波器對其進(jìn)行處理。
�。�4） FPGA 與D/A 的接口是8 位，因此分派了DATA OUT[7..0]的輸出口，在經(jīng)D/A轉換后，以便在模擬示波器上顯示。
但是我們最終得到的波形，并沒(méi)有像輸入波形過(guò)渡那么平滑。
引起這種現象的原因可能是參數設置的不夠精確、各器件之間存在干擾、采樣的點(diǎn)數不夠密等。在這里還需要指出的一點(diǎn)是：當我們把高頻信號發(fā)生器產(chǎn)生的正弦波信號加到EDA 實(shí)驗箱上時(shí)，波形發(fā)生了失真，頂部的圓弧過(guò)度變窄，底部的圓弧過(guò)度變寬，底部的失真情況比頂部明顯的多。
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