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基于數字移相的高精度脈寬測量系統及其FPGA實(shí)現
摘要：采用XILINX公司的SpartanII系列FPGA芯片設計了一種基于數字移相技術(shù)的高精度脈寬測量系統，同時(shí)給出了系統的仿真結果和精度分析。與通常的脈沖計數法相比，該系統的最大測量誤差減小到原來(lái)的34.2％。在測量與儀器儀表領(lǐng)域，經(jīng)常需要對數字信號的脈沖寬度進(jìn)行測量。這種測量通常采用脈沖計數法，即在待測信號的高電平或低電平用一高頻時(shí)鐘脈沖進(jìn)行計數，
然后根據脈沖的個(gè)數計算待測信號寬度，如圖１所示。待測信號相對于計數時(shí)鐘通常是獨立的，其上升、下降沿不可能正好落在時(shí)鐘的邊沿上，因此該法的最大測量誤差為一個(gè)時(shí)鐘周期。例如采用８０ＭＨｚ的高頻時(shí)鐘，最大誤差為１２.５ｎｓ。
提高脈沖計數法的精度通常有兩個(gè)思路：提高計數時(shí)鐘頻率和使用時(shí)幅轉換技術(shù)。時(shí)鐘頻率越高，測量誤差越小，但是頻率越高對芯片的性能要求也越高。例如要求１ｎｓ的測量誤差時(shí)，時(shí)鐘頻率就需要提高到１ＧＨｚ，此時(shí)一般計數器芯片很難正常工作，同時(shí)也會(huì )帶來(lái)電路板的布線(xiàn)、材料選擇、加工等諸多問(wèn)題。時(shí)幅轉換技術(shù)雖然對時(shí)鐘頻率不要求，但由于采用模擬電路，在待測信號頻率比較高的情況下容易受噪聲干擾，而且當要求連續測量信號的脈寬時(shí)，電路反應的快速性方面就存在一定問(wèn)題。
區別于以上兩種方法，本文提出另一種利用數字移相技術(shù)提高脈寬測量精度的思路并使用ＦＰＧＡ芯片實(shí)現測試系統。
１ 測量原理
所謂移相是指對于兩路同頻信號，以其中一路為參考信號，另一路相對于該參考信號做超前或滯后的移動(dòng)形成相位差。數字移相通常采用延時(shí)方法，以延時(shí)的長(cháng)短來(lái)決定兩數字信號間的相位差，本文提出的測量原理正是基于數字移相技術(shù)。如圖２所示，原始計數時(shí)鐘信號ＣＬＫ０通過(guò)移相后得到ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０，相位依次相差９０°，用這四路時(shí)鐘信號同時(shí)驅動(dòng)四個(gè)相同的計數器對待測信號進(jìn)行計數。設時(shí)鐘頻率為ｆ，周期為Ｔ，四個(gè)計數器的計數個(gè)數分別為ｍ１、ｍ２、ｍ３和ｍ４，則最后脈寬測量值為：
ｗ＝[(m1 m2 m3 m4)/4]×Ｔ （１）
可以看到，這種方法實(shí)際等效于將原始計數時(shí)鐘四倍頻，以４ｆ的時(shí)鐘頻率對待測信號進(jìn)行計數測量，從而將測量精度提高到原來(lái)的４倍。例如原始計數時(shí)鐘為８０ＭＨｚ時(shí)，系統的等效計數頻率則為３２０ＭＨｚ，如果不考慮各路計數時(shí)鐘間的相對延遲時(shí)間誤差，其測量的最大誤差將降為原來(lái)的四分之一，僅為３．１２５ｎｓ。同時(shí)，該法保證了整個(gè)電路的最大工作頻率仍為ｆ，避免了時(shí)鐘頻率提高帶來(lái)的一系列問(wèn)題。
２ 系統實(shí)現
系統實(shí)現的最關(guān)鍵部分是保證送入各計數器的時(shí)鐘相對延遲精度，即要保證計數時(shí)鐘之間的相位差。由于通常原始時(shí)鐘頻率已經(jīng)相對較高（通常接近１００ＭＨｚ），周期在１０～２０ｎｓ之間，因此對時(shí)鐘的延遲時(shí)間只有幾ｎｓ，使用普通的延遲線(xiàn)芯片無(wú)法達到精度要求;同時(shí)為了避免電路板內芯片間傳送延遲的影響，保證測試系統的精度、穩定性和柔性。本文采用現場(chǎng)可編程門(mén)陣列(ＦＰＧＡ)來(lái)實(shí)現所提出的測量方法。系統結構如圖３所示。晶振產(chǎn)生原始輸入時(shí)鐘，通過(guò)移相計數模塊后得到脈寬的測量值，測量結果送入ＦＩＦＯ緩存中，以加快數據處理速度，最后通過(guò)ＰＣＩ總線(xiàn)完成與計算機的數據傳輸。邏輯控制用來(lái)協(xié)調各模塊間的時(shí)序，保證系統的正常運行。為提高測試系統的靈活性和方便性，系統建立了內部寄存器，通過(guò)軟件修改寄存器的值可以控制測試系統的啟動(dòng)停止，選擇測量高電平或低電平等。移相計數模塊、ＦＩＦＯ緩沖以及邏輯控制均在ＦＰＧＡ芯片內實(shí)現，芯片使用ＸＩＬＩＮＸ公司的ＳｐａｒｔａｎＩＩ系列。
ＳｐａｒｔａｎＩＩ系列是一款高性能、低價(jià)位的ＦＰＧＡ芯片，其最高運行頻率為２００ＭＨｚ，這里選用其中的ＸＣ２Ｓ１５－６（－６為速度等級）。芯片提供了四個(gè)高精度片內數字延遲鎖定環(huán)路（Ｄｅｌａｙ－Ｌｏｃｋｅｄ Ｌｏｏｐ，即ＤＬＬ），可以保證芯片內時(shí)鐘信號的零傳送延遲和低的時(shí)鐘歪斜（Ｃｌｏｃｋ Ｓｋｅｗ）；同時(shí)可以方便地實(shí)現對時(shí)鐘信號的常用控制，如移相、倍頻、分頻等。在ＨＤＬ程序設計中，可以使用符號ＣＬＫＤＬＬ調用片內ＤＬＬ結構，其管腳圖如圖４所示。主要管腳說(shuō)明如下：
ＣＬＫＩＮ：時(shí)鐘源輸入，其頻率范圍為２５～１００ＭＨｚ。
ＣＬＫＦＢ：反饋或參考時(shí)鐘信號，只能從ＣＬＫ０或ＣＬＫ２Ｘ反饋輸入。
ＣＬＫ?眼０｜９０｜１８０｜２７０?演：時(shí)鐘輸出，與輸入時(shí)鐘同頻，但相位依次相差９０°。其內部定義了屬性ＤＵＴＹ＿ＣＹＣＬＥ＿ＣＯＲＲＥＣＴＩＯＮ，可以用來(lái)調整時(shí)鐘的占空比，值為ＦＡＬＳＥ時(shí)，輸出時(shí)鐘占空比和輸入時(shí)鐘一致，值為ＴＲＵＥ時(shí)將占空比調整為５０％。
ＣＬＫ２Ｘ：時(shí)鐘源倍頻輸出，且占空比自動(dòng)調整為５０％。
ＣＬＫＤＶ：時(shí)鐘源分頻輸出，由屬性 ＣＬＫＤＶ＿ＤＩＶＩＤＥ控制Ｎ分頻，Ｎ可以為１．５、２、２．５、３、４、５、８或１６。
ＬＯＣＫＥＤ：該信號為低電平時(shí)，
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