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嵌入式系統中的CACHE問(wèn)題
摘要：描述了在實(shí)時(shí)嵌入式系統開(kāi)發(fā)中遇到的與ＣＡＣＨＥ有關(guān)的問(wèn)題。對引起這些問(wèn)題的原因——ＣＡＣＨＥ和ＲＡＭ的不一致性進(jìn)行了討論。最后，提出了解決問(wèn)題的方法。隨著(zhù)社會(huì )的發(fā)展、人們生活水平的提高，人們對嵌入式計算機應用的要求也越來(lái)越高。因此，對嵌入式系統的性能要求也越來(lái)越高。明顯體現在嵌入式系統的ＣＰＵ速度的不斷提高上。但問(wèn)題也隨之而來(lái)，嵌入式ＣＰＵ的主頻不斷地提高，一方面加強了ＣＰＵ的處理能力，另一方面，在速度上造成了與慢速的系統存儲器極不相配的情況，從而影響了整個(gè)系統的性能。
為了解決這個(gè)問(wèn)題，引入了ＣＡＣＨＥ技術(shù)。ＣＡＣＨＥ是一種高速緩沖存儲器，是為了解決ＣＰＵ和主存之間速度不匹配而采用的一項重要技術(shù)。通過(guò)在主存和高速ＣＰＵ之間設置一個(gè)小容量的高速存儲器，在其中存放ＣＰＵ常用的指令和數據，ＣＰＵ對存儲器的訪(fǎng)問(wèn)主要體現在對ＳＲＡＭ的存取，ＣＰＵ可以不必加等待狀態(tài)而保持高速操作。
采用ＣＡＣＨＥ技術(shù)，解決了ＣＰＵ與主存之間速度不匹配的問(wèn)題；但它又帶來(lái)了一些其它問(wèn)題，如本文將提到的一致性問(wèn)題。
１ 問(wèn)題的發(fā)現與原因
在進(jìn)行某嵌入式系統項目的開(kāi)發(fā)過(guò)程中，有一個(gè)環(huán)節需要使用ＤＭＡ方式進(jìn)行數據傳輸。當程序運行后，發(fā)現傳到目的地的數據塊中經(jīng)常會(huì )有一些錯誤的字節。如：數據本應為００ ０１ ０２ ０３ ０４ ０５ ０６ ０７ ０８ ０９ ０Ａ ０Ｂ ．．．（１６進(jìn)制），結果卻是００ ０１ ０２ ０３ ００ ００ ００ ００ ０８ ０９ ０Ａ ０Ｂ ．．．。在某些環(huán)節也出現了類(lèi)似的問(wèn)題。例如，通過(guò)ＨＤＬＣ通道向外發(fā)送數據，發(fā)送的總是緩沖區初始化時(shí)的內容，實(shí)際要發(fā)送的數據總是發(fā)不出去，但使用調試工具看內存中的數據，卻是正確的。
經(jīng)過(guò)一段時(shí)間的調試，發(fā)現出現這種現象的環(huán)節都使用了ＤＭＡ傳輸數據。在通過(guò)ＨＤＬＣ通道發(fā)送數據的例子中，ＨＤＬＣ通道內部也是用ＤＭＡ方式從內存直接讀數據并向外發(fā)送。經(jīng)過(guò)分析，認為問(wèn)題的原因是出在ＣＡＣＨＥ上，是由于ＣＡＣＨＥ數據與內存數據的不一致性造成的。
所謂ＣＡＣＨＥ數據與內存數據的不一致性，是指：在采用ＣＡＣＨＥ的系統中，同樣一個(gè)數據可能既存在于ＣＡＣＨＥ中，也存在于主存中，數據一樣則具有一致性，數據若不一樣就叫做不一致性。具體表現在兩個(gè)方面：
（１）更新時(shí)可能ＣＡＣＨＥ中的數據更新，而主存未更新，則造成數據丟失；
（２）在有ＤＭＡ控制器的系統和多處理器系統中，有多個(gè)部件可以訪(fǎng)問(wèn)主存。這時(shí)，可能其中有些部件是直接訪(fǎng)問(wèn)主存，也可能每個(gè)ＤＭＡ部件和處理器配置一個(gè)ＣＡＣＨＥ。這樣，主存的一個(gè)區塊可能對應于多個(gè)ＣＡＣＨＥ中的一個(gè)區塊。于是會(huì )產(chǎn)生主存中的數據被某個(gè)總線(xiàn)部件更新過(guò)，而某個(gè)ＣＡＣＨＥ中的內容未更新，造成數據過(guò)時(shí)。
２ 問(wèn)題的分析
要解釋這個(gè)問(wèn)題，首先要了解ＣＡＣＨＥ的工作模式。ＣＡＣＨＥ的基本工作模式有兩種：ｗｒｉｔｅ－ｔｈｒｏｕｇｈ模式和 ｃｏｐｙｂａｃｋ模式。在ｗｒｉｔｅ－ｔｈｒｏｕｇｈ模式下，所有的寫(xiě)操作都寫(xiě)入ＣＡＣＨＥ和ＲＡＭ，保證了ＣＡＣＨＥ和ＲＡＭ的一致。然而，每次對ＲＡＭ都有寫(xiě)操作會(huì )使處理器的處理能力降低，并且占用總線(xiàn)帶寬。在ｃｏｐｙｂａｃｋ模式下，寫(xiě)操作只寫(xiě)入ＣＡＣＨＥ，不寫(xiě)入ＲＡＭ，從而提高了處理器性能和總線(xiàn)帶寬。ｃｏｐｙｂａｃｋ模式下，ＣＡＣＨＥ中的內容只有在需要的時(shí)候才寫(xiě)到ＲＡＭ中。當ＣＡＣＨＥ中無(wú)可用空間時(shí)，一般使用最近最少使用算法（ＬＲＵ）來(lái)決定哪一個(gè)ＣＡＣＨＥ項被替換。ｃｏｐｙｂａｃｋ模式提供了很高的系統性能，但是需要更多的一致性作保證。為了便于理解，給出一個(gè)使用了ＣＡＣＨＥ的系統的邏輯框圖，如圖１所示。
該系統中兩個(gè)地方會(huì )發(fā)生ＣＡＣＨＥ的不一致性：
（１）數據ＣＡＣＨＥ ／ ＲＡＭ
數據ＣＡＣＨＥ與ＲＡＭ之間的問(wèn)題源于處理器和其他總線(xiàn)控制器對ＲＡＭ的異步讀寫(xiě)訪(fǎng)問(wèn)。ＤＭＡ設備和其他總線(xiàn)控制器對ＲＡＭ的訪(fǎng)問(wèn)是引起ＣＡＣＨＥ一致性問(wèn)題的主要原因，這個(gè)問(wèn)題可以通過(guò)在程序中加入一些代碼來(lái)解決。
（２）共享ＣＡＣＨＥ ＬＩＮＥ
當一個(gè)ＣＡＣＨＥ ＬＩＮＥ被兩個(gè)以上的線(xiàn)程共享時(shí)，也會(huì )產(chǎn)生一致性問(wèn)題。當某個(gè)線(xiàn)程使一個(gè)ＣＡＣＨＥ ＬＩＮＥ無(wú)效時(shí)，這個(gè)ＣＡＣＨＥ ＬＩＮＥ中的一些項可能屬于另外一個(gè)線(xiàn)程。這個(gè)問(wèn)題也可以通過(guò)一定的方法來(lái)避免，只要在分配內存時(shí)大小是ＣＡＣＨＥ ＬＩＮＥ大小的整數倍即可。
在哈佛體系結構、ｃｏｐｙｂａｃｋ模式和無(wú)軟件干預的前提下，最佳的保持一致性的方法就是使用具有總線(xiàn)監聽(tīng)能力的硬件。將ＣＡＣＨＥ、ＲＡＭ、ＤＭＡ設備和其它所有的總線(xiàn)主控設備都連到一個(gè)物理總線(xiàn)上，以使ＣＡＣＨＥ可以對該總線(xiàn)上的總線(xiàn)交互過(guò)程進(jìn)行監聽(tīng)，ＣＡＣＨＥ將對總線(xiàn)上的地址周期和控制（讀／寫(xiě)）比特監聽(tīng)，數據周期則被延遲到需要時(shí)才進(jìn)行。當ＣＡＣＨＥ中的一項被一個(gè)異步操作修改時(shí)，該ＣＡＣＨＥ項就會(huì )被標為無(wú)效。如果處理器對一個(gè)已經(jīng)被標為無(wú)效的ＣＡＣＨＥ項進(jìn)行訪(fǎng)問(wèn)時(shí)，ＣＡＣＨＥ就會(huì )從ＲＡＭ中重新載入有效數據。在ｃｏｐｙｂａｃｋ模式下，處理器對ＣＡＣＨＥ進(jìn)行寫(xiě)操作時(shí)，ＲＡＭ相應地址中的內容就變成過(guò)時(shí)。如果另外一個(gè)設備想訪(fǎng)問(wèn)ＲＡＭ中的這部分內容，ＣＡＣＨＥ就會(huì )搶占該訪(fǎng)問(wèn)周期，將有效的數據寫(xiě)入ＲＡＭ。然后被搶占的訪(fǎng)問(wèn)周期重新開(kāi)始并將讀到ＲＡＭ中的有效數據。但是，目前提供監聽(tīng)能力的板子并不多。
３ 解決的方法
根據上面的分析和討論，可見(jiàn)問(wèn)題正是由數據ＣＡＣＨＥ ／ ＲＡＭ的不一致性引起的。雖然關(guān)掉ＣＡＣＨＥ就可以解決一致性的問(wèn)題，并且能夠減小程序開(kāi)發(fā)的復雜度。但是一個(gè)高性能的系統是需要ＣＡＣＨＥ的，關(guān)掉ＣＡＣＨＥ會(huì )大大降低系統的性能。因此，本文僅討論在程序中加入代碼來(lái)克服一致性問(wèn)題的方法。
可以采用以下幾種加入代碼的方法來(lái)解決一致性的問(wèn)題?本文使用ＷＩＮＤ ＲＩＶＥＲ公司的嵌入式實(shí)時(shí)多任務(wù)操作系統ＶｘＷＯＲＫＳ，下面的函數都是ＶｘＷＯＲＫＳ提供的?：
（１）對于時(shí)間上不是那么關(guān)鍵的程序段，可以先用下面的代碼維護數據ＣＡＣＨＥ的一致性。
ｃａｃｈｅＩｎｖａｌｉｄａｔｅ ?ＤＡＴＡ＿ＣＡＣＨＥ? ａｄｄｒｅｓｓ? ｂｙｔｅｓ??
／? 輸入緩
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