物理系畢業(yè)論文開(kāi)題報告

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　　題 目：電池容量測試的設計

　　一、 課題的目的意義：

　　電池容量測試儀是測量電池電量不可缺少的測量?jì)x器，是電池電量的控制系統，是決定電池使用壽命的關(guān)鍵設備，隨著(zhù)現代電車(chē)、手機和相關(guān)電子設備的快速發(fā)展，這樣就需要一個(gè)穩定測量系統。

　　二、 文獻綜述(分析國內外研究現狀、提出問(wèn)題，找到研究課題的切入點(diǎn)，附主要參考文獻，約2000字)：

　　由于大規模和超大規模數字集成電路技術(shù)、數據通信技術(shù)與單片機技術(shù)的結合，數字頻率計發(fā)展進(jìn)入了智能化和微型化的新階段。其功能進(jìn)一步擴大，除了測量頻率、頻率比、周期、時(shí)間、相位、相位差等基本功能外，還具有自撿、自校、自診斷、數理統計、計算方均根值、數據存儲和數據通信等功能。此外，還能測量電壓、電流、阻抗、功率和波形等。

　　從國內外研究現狀來(lái)看，數字頻率計的主要實(shí)現方法有直接式、鎖相式、直接數字式三種。直接式的優(yōu)點(diǎn)是速度快、相位噪聲低，但結構復雜、雜散多，一般只應用在地面雷達中。鎖相式的優(yōu)點(diǎn)是相位同步自動(dòng)控制，制作頻率高，功耗低，容易實(shí)現系列化、小型化、模塊化和工程化。直接數字式的優(yōu)點(diǎn)電路穩定、精度高、容易實(shí)現系列化、小型化、模塊化和工程化。

　　隨著(zhù)單片鎖相式數字頻率計的發(fā)展，鎖相式和數字式容易實(shí)現系列化、小型化、模塊化和工程化，性能也越來(lái)越好，已逐步成為兩種最為典型，用處最為廣泛的數字頻率計。

　　數字頻率計可用純硬件實(shí)現法(可選的器件有通用的SSI/MSI/LSI集成電路、專(zhuān)用集成電路、可編程邏輯器件等);也可用純軟件實(shí)現法(可選的平臺有PC機、單片機、 DSP器件等);一般考慮用軟硬件相結合的實(shí)現法，但是實(shí)現的頻率精度可能沒(méi)有純硬件實(shí)現的精確高，所以考慮用純硬件來(lái)實(shí)現。

　　數字頻率計是數字電路中的一個(gè)典型應用，隨著(zhù)CPLD/FPGA(復雜可編程邏輯器件/現場(chǎng)可編程門(mén)陣列)的廣泛應用，以EDA工具作為開(kāi)發(fā)手段，運用Verilog HDL語(yǔ)言。將使整個(gè)系統大大簡(jiǎn)化。提高整體的性能和可靠性。用基于Verilog HDL語(yǔ)言設計數字頻率計：數字頻率計是數字電路中的一個(gè)典型應用，隨著(zhù)CPLD/FPGA(復雜可編程邏輯器件/現場(chǎng)可編程門(mén)陣列)的廣泛應用，以EDA工具作為開(kāi)發(fā)手段，運用Verilog HDL語(yǔ)言。將使整個(gè)系統大大簡(jiǎn)化。提高整體的性能和可靠性。用Verilog HDL語(yǔ)言在CPLD/FPGA器件上實(shí)現一種32 b數字頻率計測頻系統，能夠用LCD12864顯示被測信號的頻率，不僅能夠測量正弦波、方波和三角波等信號的頻率，而且還能對其他多種物理量進(jìn)行測量。具有體積小、可靠性高、功耗低的特點(diǎn)。

　　基于高速串行BCD碼除法的數字頻率計：采用Verilog HDL編程設計實(shí)現的數字頻率計，除被測信號的整形部分、鍵輸入部分和LCD12864顯示部分以外，其余全部在一片FPGA芯片上實(shí)現，整個(gè)系統非常精簡(jiǎn)，而且具有靈活的現場(chǎng)可更改性。在不更改硬件電路的基礎上，對系統進(jìn)行各種改進(jìn)還可以進(jìn)一步提高系統的性能。該數字頻率計具有高速、精確、可靠、抗干擾性強和現場(chǎng)可編程等優(yōu)點(diǎn)。

　　參考文獻

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　　三、課題研究的內容、方法和預期目標：

　　研究?jì)热荩?/p>

　　敘述了課題的研究背景，簡(jiǎn)單介紹了當前數字頻率計的實(shí)現形式和發(fā)展情況以及Quartus II軟件開(kāi)發(fā)環(huán)境及51開(kāi)發(fā)軟件keil。然后主要是數字頻率計的理論研究。從原理上理解、分析、研究數字頻率計，并做了仿真。結合課題的要求做數字頻率計設計與研究。

　　研究方法：利用Quartus II開(kāi)發(fā)環(huán)境利用Verilog HDL硬件描述語(yǔ)言對FPGA的各個(gè)模塊進(jìn)行設計，利用keil軟件對8051 IP Core進(jìn)行編程，對頻率計進(jìn)行設計仿真研究。

　　預期目標：

　　1.研究數字頻率計的基本理論、實(shí)現方法。通過(guò)學(xué)習數字頻率計的結構、設計理論，掌握各種數字頻率計的原理和特性，為設計實(shí)現數字頻率計奠定理論基礎。

　　2. 研究FPGA及51單片機的結構以及使用方法。熟悉Quartus II軟件及keil軟件的開(kāi)發(fā)環(huán)境，了解單片機的使用技巧。

　　3. 在Quartus II9.0環(huán)境下設計各種數字系統，并研究各種數字系統的設計方法，主要是32位計數器和鎖存器，以及在FPGA中嵌入8051 IP Core的實(shí)現及編程方法。

　　4. 通過(guò)Quartus II9.0軟件設計，運用所設計的各個(gè)模塊的數字電路進(jìn)行系統組裝。編譯后并下載到FPGA芯片中，各個(gè)模塊進(jìn)行測試，歸納總結數字系統的設計方法與理論。

　　5.整機調試，觀(guān)察整機系統工作的協(xié)調性級穩定性，以及誤差分析。

　　四、 所需儀器設備、材料情況：

　　計算機，與論文有關(guān)的期刊、文獻、實(shí)驗箱。

　　五、課題分階段的進(jìn)度計劃

　　1 20XX.9.2-9.30 查閱、搜集資料，研究搜集的資料; 資料搜集齊全

　　2 20XX.10.1-12.30 撰寫(xiě)開(kāi)題報告論文開(kāi)題; 完成開(kāi)題報告

　　3 20XX.3.2-3.28 全面細致的研讀，精選資料，撰寫(xiě)論文提綱和文體框架; 完成提綱和框架

　　4 3.29-4.18 豐富論文內容，完成論文初稿; 完成論文初稿

　　5 4.19-4.25 畢業(yè)論文中期檢查 完成檢查總結

　　6 4.26-5.9 修改論文，并撰寫(xiě)讀書(shū)筆記; 按期完成

　　7 5.10-5.23 進(jìn)一步改進(jìn)和修改論文，定稿打印; 論文定稿上交

　　8 5.24-6.6 進(jìn)一步完善論文的細節，并準備論文答辯; 完成答辯提綱

　　9 6.7-6.18 提交畢業(yè)論文的所有資料，準備進(jìn)行答辯; 順利答辯

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