fpga畢業(yè)設計開(kāi)題報告
FPGA（Field－Programmable Gate Array），即現場(chǎng)可編程門(mén)陣列，它是在PAL、GAL、CPLD等可編程器件的基礎上進(jìn)一步發(fā)展的產(chǎn)物。以下是fpga畢業(yè)設計開(kāi)題報告，歡迎閱讀。
1選題目的意義和可行性
在這個(gè)時(shí)間就是金錢(qián)的年代里，數字電子鐘已成為人們生活中的必需品。目前應用的數字鐘不僅可以實(shí)現對年、月、日、時(shí)、分、秒的數字顯示，還能實(shí)現對電子鐘所在地點(diǎn)的溫度顯示和智能鬧鐘功能，廣泛應用于車(chē)站、醫院、機場(chǎng)、碼頭、廁所等公共場(chǎng)所的時(shí)間顯示。隨著(zhù)現場(chǎng)可編程門(mén)陣列( field program-mable gate array ，FPGA) 的出現，電子系統向集成化、大規模和高速度等方向發(fā)展的趨勢更加明顯， 作為可編程的集成度較高的ASIC，可在芯片級實(shí)現任意數字邏輯電路，從而可以簡(jiǎn)化硬件電路，提高系統工作速度，縮短產(chǎn)品研發(fā)周期。故利用 FPGA這一新的技術(shù)手段來(lái)研究電子鐘有重要的現實(shí)意義。設計采用FPGA現場(chǎng)可編程技術(shù)，運用自頂向下的設計思想設計電子鐘。避免了硬件電路的焊接與調試，而且由于FPGA的 I /O端口豐富，內部邏輯可隨意更改，使得數字電子鐘的實(shí)現較為方便。本課題使用Cyclone EP1C6Q240的FPGA器件，完成實(shí)現一個(gè)可以計時(shí)的數字時(shí)鐘。該系統具有顯示時(shí)、分、秒，智能鬧鐘，按鍵實(shí)現校準時(shí)鐘，整點(diǎn)報時(shí)等功能。滿(mǎn)足人們得到精確時(shí)間以及時(shí)間提醒的需求，方便人們生活。
2 研究的基本內容與擬解決的主要問(wèn)題
2.1研究的基本內容
數字時(shí)鐘是采用電子電路實(shí)現對時(shí)間進(jìn)行數字顯示的計時(shí)裝置，由于數字集成電路的發(fā)展和石英晶體振蕩器的廣泛應用，使得數字鐘的精度不斷提高。
數字時(shí)鐘系統的實(shí)現有很多，可以利用VerilogDHL語(yǔ)言在Quartus II里實(shí)現時(shí)、分、秒計數的功能。在芯片內部存儲器設24個(gè)字節分別存放時(shí)鐘的時(shí)、分、秒信息。數字時(shí)鐘首先是秒位（共8位）上按照系統時(shí)鐘CLK進(jìn)行計數，存儲器內相應的秒值加1；若秒位的值達到60（110000），則將其清零，并將相應的分位（共8位）的值加1；若分值達到60（110000），則清零分位，并將時(shí)位（共8位）的值加1；若計數滿(mǎn) 24（100100）后整個(gè)系統從 0開(kāi)始重新進(jìn)行計數。
本設計使用Cyclone EP1C6Q240的FPGA器件為核心，通過(guò)編寫(xiě)程序，完成此電子時(shí)鐘的主要功能顯示時(shí)，分，秒，以及通過(guò)按鍵實(shí)現校準時(shí)鐘主要功能，使用LED液晶屏顯示，分別顯示時(shí)，分，秒。并且能夠實(shí)現附加功能----鬧鈴設置功能和整點(diǎn)報時(shí)。
2.2 擬要解決的問(wèn)題
本設計電子鐘系統功能簡(jiǎn)單，用Cyclone EP1C6Q240的FPGA器件為核心，通過(guò)編寫(xiě)程序，完成此電子時(shí)鐘的主要功能。
本課題主要解決以下問(wèn)題：
(1) 學(xué)習VerilogDHL語(yǔ)言、 運用Quartus II環(huán)境進(jìn)行程序設計。
用VerilogDHL語(yǔ)言能進(jìn)行綜合的電路設計，也可用于電路的仿真；設計的
規模是任意的，語(yǔ)言不對設計規模施加任何限制；內置各種基本的邏輯門(mén)。便于改進(jìn)和擴充，有利于本系統的研制，并使其性能更完備的。
(2) 在了解Cyclone EP1C6Q240的FPGA器件的基礎上設計程序。
對于A(yíng)ltera公司Cyclone系列EP1C6Q240芯片需要有所了解，數碼管顯示、
鍵盤(pán)輸入，都在芯片上分配各自的I/O口引腳，這樣就需要對各自的I/O口配置，并且編寫(xiě)各自的程序，來(lái)實(shí)現各自的功能。與此同時(shí)，為了保護芯片，未使用的引腳都要設置三態(tài)輸入。
(3) Cyclone EP1C6Q240的FPGA器件的動(dòng)態(tài)數碼管和顯示模塊程序的編寫(xiě)。
需要了解EP1C6Q240內部原理構造，熟悉動(dòng)態(tài)數碼管和顯示模塊的內部功
能指令。
(4) 實(shí)現鬧鈴設置功能和整點(diǎn)報時(shí)的附加功能的程序編寫(xiě)。
(5) 將各個(gè)模塊單獨調試成功后，進(jìn)行整合，進(jìn)行整體系統調試。
3 總體研究思路及預期研究成果
3.1總體研究思路
本設計通過(guò)在Quartus II編程、運用芯片，實(shí)現時(shí)間顯示。運用鍵盤(pán)對時(shí)間進(jìn)行調時(shí)，并且設定鬧鐘和定時(shí)鬧鈴。設計系統由計時(shí)模塊、顯示模塊、鍵盤(pán)模塊、鬧鈴模塊、校時(shí)模塊6個(gè)模塊組成。
(1) 分頻模塊
晶體振蕩器是構成數字式時(shí)鐘的核心，振蕩器的穩定度及頻率的精度決定了數字鐘計時(shí)的準確程度，它保證了時(shí)鐘的走時(shí)準確及穩定。
石英晶體的選頻特性非常好，只有某一頻率點(diǎn)的信號可以通過(guò)它，其它頻率段的信號均會(huì )被它所衰減，而且，振蕩信號的頻率與振蕩電路中的R、C元件的數值無(wú)關(guān)。因此，這種振蕩電路輸出的是準確度極高的信號。然后再利用分頻電路，將其輸出信號轉變?yōu)槊胄盘枴?/p>
本系統使用的晶體振蕩器電路給數字鐘提供一個(gè)頻率穩定準確的48MHz的方波信號，其輸出至分頻電路。經(jīng)分頻后輸出1HZ的標準秒信號CLK、4MHZ的按鍵掃描信號、1KHZ的按鍵去抖信號和500HZ用于報時(shí)模塊的輸入信號。
(2) 計時(shí)模塊
將時(shí)鐘的時(shí)、分、秒分成24個(gè)字節，秒的個(gè)位為hour，十位為hour，以此類(lèi)推到hour。數字時(shí)鐘首先是秒位（共8位）上按照系統時(shí)鐘CLK進(jìn)行計數，存儲器內相應的秒值加1；若秒位的值達到60（110000），則將其清零，并將相應的分位（共8位）的值加1；若分值達到60（110000），則清零分位，并將時(shí)位（共8位）的值加1；若計數滿(mǎn) 24（100100）后整個(gè)系統從 0開(kāi)始重新進(jìn)行計數。
(3) 顯示模塊
靜態(tài)數碼管通過(guò)分頻模塊得到1Hz的頻率信號，加載于時(shí)鐘輸入端，最后通過(guò)氣短譯碼模塊一碼后在數碼管上顯示出來(lái)。
動(dòng)態(tài)數碼管的8個(gè)數碼管分別由8個(gè)選通信號DIG0~DIG7來(lái)選擇。被選通的數碼管顯示數據，其余關(guān)閉。但是本系統的時(shí)鐘是能夠實(shí)現在同一時(shí)間內顯示8個(gè)數碼管上的時(shí)間值，這樣就必須是的8個(gè)選通信號DIG0~DIG7分別單獨選通，同時(shí)在段信號輸入口加上對應數據管上顯示的數據，于是隨著(zhù)選通信號的掃描就能實(shí)現掃描顯示的目的。
(4) 鬧鐘模塊
鬧鈴模塊用蜂鳴器實(shí)現，當系統時(shí)間走時(shí)到整點(diǎn)或者是鬧鈴設置的時(shí)間，蜂鳴器會(huì )響起。
(5) 鍵盤(pán)模塊
鍵盤(pán)模塊設有4個(gè)獨立鍵盤(pán)，功能分別為“設置”、“確認”、“加/鬧鈴開(kāi)關(guān)”、“減/整點(diǎn)報時(shí)開(kāi)關(guān)”。系統內通過(guò)編寫(xiě)鍵盤(pán)調時(shí)的程序，進(jìn)行調用來(lái)實(shí)現。
(6) 校時(shí)模塊
按下設置鍵可以進(jìn)去Mode模式，選擇鬧鐘定時(shí)或者是時(shí)鐘校時(shí)�？梢酝ㄟ^(guò)“加/鬧鈴開(kāi)關(guān)”、“減/整點(diǎn)報時(shí)開(kāi)關(guān)”兩個(gè)鍵的控制來(lái)實(shí)現調節鬧鐘定時(shí)功能或者調時(shí)的功能。
3.2研究預期成果
在Quartus II下程序調試成功，在FPGA的EP1C6Q240芯片上進(jìn)行燒寫(xiě)運行，可以成功初始化時(shí)間信息，并且更新時(shí)間：能顯示時(shí)間信息時(shí)、分、秒。液晶屏的第四行顯示時(shí)鐘調整文字。實(shí)現鍵盤(pán)控制程序，可以通過(guò)四個(gè)按鍵（設置、加鍵/鬧鐘開(kāi)關(guān)、減鍵/整點(diǎn)報時(shí)開(kāi)關(guān)、確認）對時(shí)間進(jìn)行調時(shí)，先按下“設置”鍵，界面切換到調時(shí)界面，“加鍵”和“減鍵”分別對對應時(shí)間值進(jìn)行加“1”和減“1”修改。
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