關(guān)于ModelSim仿真流程

　　EDA技術(shù)就是以計算機為工具，設計者在EDA軟件平臺上，用硬件描述語(yǔ)言VHDL完成設計文件，然后由計算機自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線(xiàn)和仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。下面小編準備了關(guān)于ModelSim仿真流程，歡迎大家參考!

　　1、 運行ModelSim，如果上一次使用ModelSim建立過(guò)工程，這時(shí)候會(huì )自動(dòng)打開(kāi)

　　上一次所建立的工程;

　　2、 點(diǎn)擊File->New->Project，在Project Name中我們輸入建立的工程名，

　　在Project Location中輸入工程保存的路徑，注意ModelSim不能為一個(gè)工程

　　自動(dòng)建立一個(gè)目錄，這里我們最好是自己在Project Location中輸入路徑來(lái)

　　為工程建立目錄，在Default Library Name中為我們的設計編譯到哪一個(gè) 庫中,這里我們使用默認值，這樣，在我們編譯設計文件后，在Workspace窗口的Library中就會(huì )出現work庫。這里我們輸入完以后，點(diǎn)擊OK;

　　3、 如果提示我們給定的工程路徑不存在，是否建立該路徑，我們的目的就是為工程建立一個(gè)新目錄，因此，點(diǎn)擊確定;

　　4、 點(diǎn)擊Create New File可以為工程添加新建的文件，點(diǎn)擊Add Existing File為工程添加已經(jīng)存在的文件，點(diǎn)擊Create Simulation為工程添加仿真，點(diǎn)擊Create New Folder可以為工程添加新的目錄。這里我們點(diǎn)擊Create New File;

　　5、 我們在File Name中輸入文件名稱(chēng)，Add file as type為輸入文件的類(lèi)型為VHDL、Verilog、TCL或text，這里我們使用默認設置VHDL，Folder為新建的文件所在的路徑，Top Level為在我們剛才所設定的工程路徑下。點(diǎn)擊OK;并在A(yíng)dd items to the Project窗口點(diǎn)擊Close關(guān)閉該窗口;

　　6、這時(shí)候在Workspace窗口中出現了Project選項卡，在其中有文件名.vhd，其狀態(tài)欄有一個(gè)問(wèn)號，表示未編譯，我們雙擊該文件，這時(shí)候出現編輯窗口，在其中我們輸入我們的設計文件

　　7、 點(diǎn)擊File->Save，并退出該窗口(File->Close);

　　8、 在WorkSpace窗口的文件名.vhd上點(diǎn)擊右鍵，選擇Compile->Compile All;

　　9、 在腳本窗口中將出現一行綠色字體Compile of DivClkHDL.vhd was successful.，說(shuō)明文件編譯成功，在該文件的狀態(tài)欄后有一綠色的對號，表示編譯成功;

　　10、下面我們開(kāi)始仿真，點(diǎn)擊菜單Simulate->Simulate，展開(kāi)Design選項卡下的work庫，并選中其中的behavioral，這是在Simulate中出現了work.實(shí)體名(behavioral)表示我們所要仿真的對象，Resolution為仿真的時(shí)間精度，這里我們使用默認值，點(diǎn)擊OK;

　　11、 為了觀(guān)察波形窗口，我們點(diǎn)擊菜單View->Wave;

　　12、這時(shí)候出現的Wave窗口為空，里面什么都沒(méi)有，我們要為該窗口添加我們需要觀(guān)察的對象，首先在主窗口而不是波形窗口中點(diǎn)擊View->Signals打開(kāi)信號列表窗口，在改窗口中點(diǎn)擊Add->Wave->Signals in Design，這時(shí)候在波形窗口中就可以看到這些信號了;

　　13、 下面我們就開(kāi)始仿真了，在主窗口中輸入命令對信號進(jìn)行驅動(dòng)仿真

　　14、 退出仿真，在主窗口中點(diǎn)擊Simulate->End Simulation，會(huì )出現對話(huà)框，提示我們是否確認退出仿真，我們點(diǎn)擊是退出仿真;

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