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基于流水線(xiàn)技術(shù)的并行高效FIR濾波器設計
摘要：基于流水線(xiàn)技術(shù)，利用FPGA進(jìn)行并行可重復配置高精度的FIR濾波器設計。使用VHDL可以很方便地改變?yōu)V波器的系數和階數。在DSP中采用這種FIR濾波器的設計方法可以充分發(fā)揮FPGA的優(yōu)勢。數字濾波器可以濾除多余的噪聲，擴展信號頻帶，完成信號預調，改變信號的特定頻譜分量，從而得到預期的結果。數字濾波器在DVB、無(wú)線(xiàn)通信等數字信號處理中有著(zhù)廣泛的應用。在數字信號處理中，傳統濾波器通過(guò)高速乘法累加器實(shí)現，這種方法在下一個(gè)采樣周期到來(lái)期間，只能進(jìn)行有限操作，從而限制了帶寬�，F實(shí)中的信號都是以一定的序列進(jìn)入處理器的，因此處理器在一個(gè)時(shí)鐘周期內只能處理有限的位數，不能完全并行處理�；诓⑿辛魉�(xiàn)結構的FIR濾波器可以使筆者設計的64階或者128階濾波器與16階濾波器的速度一樣快，其顯著(zhù)特別是在算法的每一個(gè)階段存取數據。FPGA結構使得以采樣速率處理數字信號成為常數乘法器的理想載體，提高了整個(gè)系統的性能。由于設計要求的差異，如字長(cháng)、各級輸出的保留精度等不同，在整個(gè)設計過(guò)程中，各個(gè)環(huán)節也有所不同，這就需要根據不同的要求對數據進(jìn)行不同的處理，如截斷、擴展等，從而設計出既滿(mǎn)足設計需要，又節省FPGA資源的電路。
圖1 并行濾波器結構
1 FIR并行濾波器結構
數字濾波器主要通過(guò)乘法器、加法器和移位寄存器實(shí)現。串行處理方式在階數較大時(shí)，處理速度較慢。而現代數字信號處理要求能夠快速、實(shí)時(shí)處理數據，并行處理數據能夠提高信號處理能力，其結構如圖1所示。
圖2 查找表相乘和累加
從上面的算法可以看出，處理數據的采樣時(shí)鐘對每一個(gè)抽頭來(lái)說(shuō)都是并行的，并且加法器和移位寄存器采用級聯(lián)方式，完成了累加器的功能，綜合了加法器和移位寄存器的優(yōu)點(diǎn)，而且這種算法的各級結構相同，方便擴展，實(shí)現了任意階數的濾波器。算法中，真正點(diǎn)用系統資源的是乘法器。如果將系數量化成二進(jìn)制，就能采用移位寄存器和加法器實(shí)現乘法功能。對于一個(gè)特定的濾波器，由于它有固定的系數，乘法功能就是一個(gè)長(cháng)數乘法器。下面將討論乘法器的設計問(wèn)題。
2 FIR并行濾波器的乘法器設計
在并行濾波器的設計中，每一個(gè)乘法器的一端輸入數據，另一端為固定常數。對于常數乘法器，可以預先將常數的部分乘積結構存儲起來(lái)，然后通過(guò)查表的方式實(shí)現兩個(gè)數據的乘積。以16位輸入、常數為14位的乘法器為例，給出其實(shí)現結構如圖2所示。
對于無(wú)符號數來(lái)說(shuō)，這是一種理想結構。但是在實(shí)際使用中，通常使用有符號數且常用補碼的形式，因此需要對這種結構進(jìn)行改進(jìn)。一種改進(jìn)方法是將輸入的數據分開(kāi)，即最高的幾位作為有符號數處理，其它作為無(wú)符號數處理。第二種改進(jìn)方法是將符號數經(jīng)過(guò)補碼/原碼變換器變換成原碼，然后，將原碼作為無(wú)符號數處理，通過(guò)有符號數的符號位來(lái)控制加法器的加減。第三種改進(jìn)方法是一種優(yōu)化方法，即要用三個(gè)二進(jìn)制補碼變換器，處理輸入的有符號數和濾波器的系數，這樣可以避免使用有符號數的乘法和加法運算。具體的乘法累加器運算過(guò)程及結果如圖3所示。其中，對應乘數高位和低位部分積p1(n)和p2(2)可以分別先垂直相加后水平相加，或者先水平相加后垂直相加，最后的結果是一樣的。若采用后種方法，由于FIR濾波器的h(n)均為常數，得到部分積的矢量乘法運算就演變成了查表法，其中，S1(n)表示S(n)的最低有效,p1表示最低有效位部分積之和。
圖4 有符號數查找表優(yōu)化結構
同理，得p2，將p2左移一位與p1相加，便得到最后結果。這種查表法就是采用流水線(xiàn)技術(shù)進(jìn)行FIR濾波器算法分解的基礎，當字長(cháng)增加時(shí)，相應得到p3、p4等。并相應移位相加即可。
采用流水線(xiàn)技術(shù)和加法器的資源共享技術(shù)可以更好地提高常數乘法器的優(yōu)越性。16比特輸入、14比特常數的這種方法的常數乘法器的結構如圖4所示。
圖5 優(yōu)化FIR濾波器結構
在這種結構中，時(shí)鐘是f1，內部操作的時(shí)鐘是4×f1，其中的4個(gè)多路復用器每次可以從16路信號中選出4位用作ROM的地址線(xiàn)。每次4位地址從ROM中讀出數據，經(jīng)過(guò)相應的移位相加即可，兩位計數器用來(lái)控制這些多路復位器的輸出。
3 FIR濾波器的FPGA實(shí)現
按照第2節所描述的第三種優(yōu)化方法實(shí)現常數乘法器，乘法器輸出以后按照圖4所示的濾波器結構，通過(guò)流水線(xiàn)技術(shù)的加法器可以實(shí)現高效的濾波器。值得注意的是：在乘法器輸出的時(shí)候需要對輸出的數據進(jìn)行一位擴展，可以避免加法器的溢出問(wèn)題。
為了有效地利用資源，先通過(guò)多路復用器將輸入的序列復選出來(lái)，這樣所有常數乘法器可以共用一個(gè)多路復用器，然后通過(guò)ROM查表方法實(shí)現常數乘法器。優(yōu)化后的原理結構如5所示。
4 FIR濾波器的電路設計與仿真結果
在數字濾波器設計時(shí)，首先根據濾波器的頻率特性，選定濾波器的長(cháng)度和每一節的系數。就目前的設計手段而言，對節數和系數的計算可以采用等波動(dòng)REMEZ逼近算法編程計算。但是，目前最好的方法還是使用使用的EDA軟件來(lái)完成。在選擇了設計方法和設計要求后，計算出各節系數，并以圖形的直觀(guān)形式顯示幅頻、相頻、沖激響應和零極點(diǎn)圖。
圖6是一個(gè)采用等波動(dòng)設計方法生成的均方根升余弦（RRC）FIR濾波器的頻域特性。其中，滾降系數為0.35，輸入數據率是2.048MHz。
由于在數字濾波器中，各節系數字長(cháng)有限，所以還要對計算出來(lái)的實(shí)系數進(jìn)行量化處理，即浮點(diǎn)數向定點(diǎn)數轉換。系數量化后的頻域特性如圖7所示，量化字長(cháng)為12。
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