利用先進(jìn)EDA工具應對低功耗設計挑戰

　　如何降低芯片功耗目前已經(jīng)成為半導體產(chǎn)業(yè)的熱點(diǎn)問(wèn)題。過(guò)去，對于集成器件制造商(IDM)來(lái)說(shuō)，最直接的作法就是通過(guò)先進(jìn)的制程工藝和材料比如低K介質(zhì)來(lái)解決，低功率設計可以通過(guò)將自己設計團隊的技能和經(jīng)驗進(jìn)行結合而實(shí)現。

　　然而，當進(jìn)入90nm后，漏電流問(wèn)題日益凸現，CMOS靜態(tài)功耗驟增，功率管理開(kāi)始成為一個(gè)重要的考慮因素。這種情況在65nm與45nm以下將更為嚴重，因為工藝節點(diǎn)的不斷縮減導致柵極氧化層厚度越來(lái)越薄，柵極泄漏呈指數增長(cháng)，最終動(dòng)態(tài)功耗等于亞閾值泄漏電流，也等于柵極泄漏電流。這就迫使業(yè)界必須從IC的設計端就開(kāi)始采用低功耗設計技術(shù)。

　　為了應對這些挑戰，設計工程師們開(kāi)始提倡采用復雜的時(shí)鐘門(mén)電路開(kāi)關(guān)方案，從而減少了不必要的門(mén)電路開(kāi)關(guān)操作。如今，為了滿(mǎn)足功率方面的目標，設計人員運用了各種先進(jìn)的低功率設計技巧，包括多閾值設計、多電壓設計、動(dòng)態(tài)頻率電壓縮放(DVFS)、時(shí)鐘門(mén)控、可感知功耗的內存以及功率門(mén)控等等。

　　在設計早期進(jìn)行有效的功率評估

　　毋庸置疑，在產(chǎn)品成功因素中，面市時(shí)間是重要因素之一，有時(shí)甚至決定著(zhù)產(chǎn)品的成敗。因此在設計早期解決潛在低功耗問(wèn)題對于提高生產(chǎn)率是至關(guān)重要的。

　　Synopsys公司資深顧問(wèn)工程師李昂表示，在設計早期(即系統架構階段)評估系統層面低功耗的策略和代價(jià)對于后面的實(shí)現非常重要。在這階段評估的低功耗策略主要應注意的方面包括：系統軟硬件的劃分、是否采用多電壓(multi-voltage)、是否采用電源關(guān)斷(multi-supply)、采用片上還是片外電源管理、低功耗IP的選擇等。在這階段的評估，一方面是通過(guò)對過(guò)往系統的評估經(jīng)驗，一方面可以通過(guò)快速原型設計，通過(guò)Eclypse系統對設計原型進(jìn)行功耗估算，以評價(jià)設計的代價(jià)和功耗節省的效果。

　　Cadence公司高級技術(shù)主管Brad Miller也表達了相同的觀(guān)點(diǎn)。他表示，以下五個(gè)方面將確保設計者高效而精確的達到他們的目標：1.確定設計中耗費功率的元器件;2.采用精確的開(kāi)關(guān)行為數據;3.生成開(kāi)關(guān)行為時(shí)考慮仿真模式;4.采用精確的線(xiàn)路模型;5.采用表示最壞情況功率的庫。

　　多種低功耗設計解決方案應對功耗挑戰

　　但是，不同低功耗技術(shù)的EDA支持是支離破碎的，結果設計師不得不通過(guò)一系列特殊手段定義低功耗功能。更重要的是，設計的可預測性和驗證變得極其困難。同時(shí)，由于設計上的復雜度以及以前缺乏EDA自動(dòng)化手段的原因，工程設計團隊面臨著(zhù)手工分析和運用這些技巧的難題，而且也沒(méi)把握在不影響性能的條件下滿(mǎn)足功耗預算目標。

　　Cadence公司相關(guān)人士就指出，目前的很多設計可以說(shuō)對邏輯是“相連的”，因為所有流程都處理邏輯信息，可以自動(dòng)完成;但對功耗來(lái)說(shuō)是“不相連”的，因為針對每個(gè)流程，功耗問(wèn)題都是獨立的，并相互影響。而且最重要的是還不能自動(dòng)完成功耗設計，許多地方需要手動(dòng)來(lái)完成。

　　因此，有效的低功率設計要求設計團隊、IP供應商以及工具和解決方案提供商之間展開(kāi)協(xié)作。只有通過(guò)實(shí)施連貫一致的方法，并將這些方法運用在供應鏈賴(lài)以存在的整個(gè)工具領(lǐng)域，電子行業(yè)才能真正解決低功率設計所面臨的不斷增長(cháng)的挑戰。

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