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確保信號完整性的電路板設計準則
信號完整性 (SI) 問(wèn)題解決得越早，設計的效率就越高，從而可避免在電路板設計完成之后才增加端接器件。 SI 設計規劃的工具和資源不少，本文探索信號完整性的核心議題以及解決 SI 問(wèn)題的幾種方法，在此忽略設計過(guò)程的技術(shù)細節。1 、 SI 問(wèn)題的提出
隨著(zhù) IC 輸出開(kāi)關(guān)速度的提高，不管信號周期如何，幾乎所有設計都遇到了信號完整性問(wèn)題。即使過(guò)去你沒(méi)有遇到 SI 問(wèn)題，但是隨著(zhù)電路工作頻率的提高，今后一定會(huì )遇到信號完整性問(wèn)題。
信號完整性問(wèn)題主要指信號的過(guò)沖和阻尼振蕩現象，它們主要是 IC 驅動(dòng)幅度和跳變時(shí)間的函數。也就是說(shuō)，即使布線(xiàn)拓撲結構沒(méi)有變化，只要芯片速度變得足夠快，現有設計也將處于臨界狀態(tài)或者停止工作。我們用兩個(gè)實(shí)例來(lái)說(shuō)明信號完整性設計是不可避免的。
實(shí)例之一︰在通信領(lǐng)域，前沿的電信公司正為語(yǔ)音和數據交換生產(chǎn)高速電路板 ( 高于 500MHz) ，此時(shí)成本并不特別重要，因而可以盡量采用多層板。這樣的電路板可以實(shí)現充分接地并容易構成電源回路，也可以根據需要采用大量離散的端接器件，但是設計必須正確，不能處于臨界狀態(tài)。
SI 和 EMC 專(zhuān)家在布線(xiàn)之前要進(jìn)行仿真和計算，然后，電路板設計就可以遵循一系列非常嚴格的設計規則，在有疑問(wèn)的地方，可以增加端接器件，從而獲得盡可能多的 SI 安全裕量。電路板實(shí)際工作過(guò)程中，總會(huì )出現一些問(wèn)題，為此，通過(guò)采用可控阻抗端接線(xiàn)，可以避免出現 SI 問(wèn)題。簡(jiǎn)而言之，超標準設計可以解決 SI 問(wèn)題。
實(shí)例之二︰從成本上考慮，電路板通常限制在四層以?xún)?( 里面兩層分別是電源層和接地層 ) 。這極大限制了阻抗控制的作用。此外，布線(xiàn)層少將加劇串擾，同時(shí)信號線(xiàn)間距還必須最小以布放更多的印制線(xiàn)。另一方面，設計工程師必須采用最新和最好的 CPU 、內存和視頻總線(xiàn)設計，這些設計就必須考慮 SI 問(wèn)題。
關(guān)于布線(xiàn)、拓撲結構和端接方式，工程師通�？梢詮� CPU 制造商那里獲得大量建議，然而，這些設計指南還有必要與制造過(guò)程結合起來(lái)。在很大程度上，電路板設計師的工作比電信設計師的工作要困難，因為增加阻抗控制和端接器件的空間很小。此時(shí)要充分研究并解決那些不完整的信號，同時(shí)確保產(chǎn)品的設計期限。
下面介紹設計過(guò)程通用的 SI 設計準則。
2 、設計前的準備工作
在設計開(kāi)始之前，必須先行思考并確定設計策略，這樣才能指導諸如元器件的選擇、工藝選擇和電路板生產(chǎn)成本控制等工作。就 SI 而言，要預先進(jìn)行調研以形成規劃或者設計準則，從而確保設計結果不出現明顯的 SI 問(wèn)題、串擾或者時(shí)序問(wèn)題。有些設計準則可以由 IC 制造商提供，然而，芯片供貨商提供的準則 ( 或者你自己設計的準則 ) 存在一定的局限性，按照這樣的準則可能根本設計不了滿(mǎn)足 SI 要求的電路板。如果設計規則很容易，也就不需要設計工程師了。
在實(shí)際布線(xiàn)之前，首先要解決下列問(wèn)題，在多數情況下，這些問(wèn)題會(huì )影響你正在設計 ( 或者正在考慮設計 ) 的電路板，如果電路板的數量很大，這項工作就是有價(jià)值的。
3 、電路板的層疊
某些項目組對 PCB 層數的確定有很大的自主權，而另外一些項目組卻沒(méi)有這種自主權，因此，了解你所處的位置很重要。與制造和成本分析工程師交流可以確定電路板的層疊誤差，這時(shí)還是發(fā)現電路板制造公差的良機。比如，如果你指定某一層是 50 Ω阻抗控制，制造商怎樣測量并確保這個(gè)數值呢？
其它的重要問(wèn)題包括︰預期的制造公差是多少？在電路板上預期的絕緣常數是多少？線(xiàn)寬和間距的允許誤差是多少？接地層和信號層的厚度和間距的允許誤差是多少？所有這些信息可以在預布線(xiàn)階段使用。
根據上述數據，你就可以選擇層疊了。注意，幾乎每一個(gè)插入其它電路板或者背板的 PCB 都有厚度要求，而且多數電路板制造商對其可制造的不同類(lèi)型的層有固定的厚度要求，這將會(huì )極大地約束最終層疊的數目。你可能很想與制造商緊密合作來(lái)定義層疊的數目。應該采用阻抗控制工具為不同層生成目標阻抗范圍，務(wù)必要考慮到制造商提供的制造允許誤差和鄰近布線(xiàn)的影響。
在信號完整的理想情況下，所有高速節點(diǎn)應該布線(xiàn)在阻抗控制內層 ( 例如帶狀線(xiàn) ) ，但是實(shí)際上，工程師必須經(jīng)常使用外層進(jìn)行所有或者部分高速節點(diǎn)的布線(xiàn)。要使 SI 最佳并保持電路板去耦，就應該盡可能將接地層 / 電源層成對布放。如果只能有一對接地層 / 電源層，你就只有將就了。如果根本就沒(méi)有電源層，根據定義你可能會(huì )遇到 SI 問(wèn)題。你還可能遇到這樣的情況，即在未定義信號的返回通路之前很難仿真或者仿真電路板的性能。
4 、串擾和阻抗控制
來(lái)自鄰近信號線(xiàn)的耦合將導致串擾并改變信號線(xiàn)的阻抗。相鄰平行信號線(xiàn)的耦合分析可能決定信號線(xiàn)之間或者各類(lèi)信號線(xiàn)之間的“安全”或預期間距 ( 或者平行布線(xiàn)長(cháng)度 ) 。比如，欲將時(shí)鐘到數據信號節點(diǎn)的串擾限制在 100mV 以?xún)�，卻要信號走線(xiàn)保持平行，你就可以通過(guò)計算或仿真，找到在任何給定布線(xiàn)層上信號之間的最小允許間距。同時(shí)，如果設計中包含阻抗重要的節點(diǎn) ( 或者是時(shí)鐘或者專(zhuān)用高速內存架構 ) ，你就必須將布線(xiàn)放置在一層 ( 或若干層 ) 上以得到想要的阻抗。
5 、重要的高速節點(diǎn)
延遲和時(shí)滯是時(shí)鐘布線(xiàn)必須考慮的關(guān)鍵因素。因為時(shí)序要求嚴格，這種節點(diǎn)通常必須采用端接器件才能達到最佳 SI 質(zhì)量。要預先確定這些節點(diǎn)，同時(shí)將調節元器件放置和布線(xiàn)所需要的時(shí)間加以計劃，以便調整信號完整性設計的指針。
6 、技術(shù)選擇
不同的驅動(dòng)技術(shù)適于不同的任務(wù)。信號是點(diǎn)對點(diǎn)的還是一點(diǎn)對多抽頭的？信號是從電路板輸出還是留在相同的電路板上？允許的時(shí)滯和噪聲裕量是多少？作為信號完整性設計的通用準則，轉換速度越慢，信號完整性越好。 50MHz 時(shí)鐘采用 500ps 上升時(shí)間是沒(méi)有理由的。一個(gè) 2-3ns 的擺率控制器件速度要足夠快，才能保證 SI 的品質(zhì)，并有助于解決象輸出同步交換 (SSO) 和電磁兼容 (EMC) 等問(wèn)題。
在新型 FPGA 可編程技術(shù)或者用戶(hù)定義 ASIC 中，可以找到驅動(dòng)技術(shù)的優(yōu)越性。采用這些定制 ( 或者半定制 ) 器件，你就有很大的余地選定驅動(dòng)幅度和速度。設計初期，要滿(mǎn)足 FPGA( 或 ASIC) 設計時(shí)間的要求并確定恰當的輸出選擇，如果可能的話(huà)，還要包括引腳選擇。
在這個(gè)設計階段，要從 IC 供貨商那里獲得合適的仿真模型。為了有效的覆蓋 SI 仿真，你將需要一個(gè) SI 仿真程序和相應的
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