一種基于CPLD的PWM控制電路設計

摘要：介紹了利用硬件描述語(yǔ)言VHDL設計的一種基于CPLD的PWM控制電路，該ＰＷＭ控制電路具有PWM開(kāi)關(guān)頻率可調，同側２路信號互鎖、延時(shí)時(shí)間可調、接口簡(jiǎn)單等特點(diǎn)，可應用于現代直流伺服系統。

在直流伺服控制系統中，通過(guò)專(zhuān)用集成芯片或中小規模的數字集成電路構成的傳統ＰＷＭ控制電路往往存在電路設計復雜，體積大，抗干擾能力差以及設計困難、設計周期長(cháng)等缺點(diǎn)?因此ＰＷＭ控制電路的模塊化、集成化已成為發(fā)展趨勢。它不僅可以使系統體積減小、重量減輕且功耗降低，同時(shí)可使系統的可靠性大大提高。隨著(zhù)電子技術(shù)的發(fā)展，特別是專(zhuān)用集成電路（ＡＳＩＣ）設計技術(shù)的日趨完善，數字化的電子自動(dòng)化設計（ＥＤＡ）工具給電子設計帶來(lái)了巨大變革，尤其是硬件描述語(yǔ)言的出現，解決了傳統電路原理圖設計系統工程的諸多不便。針對以上情況，本文給出一種基于復雜可編程邏輯器件（ＣＰＬＤ）的ＰＷＭ控制電路設計和它的仿真波形。

１�。校祝涂刂齐娐坊�本原理

為了實(shí)現直流伺服系統的Ｈ型單極模式同頻ＰＷＭ可逆控制，一般需要產(chǎn)生四路驅動(dòng)信號來(lái)實(shí)現電機的正反轉切換控制。當ＰＷＭ控制電路工作時(shí)，其中Ｈ橋一側的兩路驅動(dòng)信號的占空比相同但相位相反，同時(shí)隨控制信號改變并具有互鎖功能；而另一側上臂為低電平，下臂為高電平。另外，為防止橋路同側對管的導通，還應當配有延時(shí)電路。設計的整體模塊見(jiàn)圖１所示。其中，ｄ[７:０]矢量用于為微機提供調節占空比的控制信號，ｃｓ為微機提供控制電機正反轉的控制信號，ｃｌｋ為本地晶振頻率，ｑｏｕｔ[３:０]矢量為四路信號輸出。其內部原理圖如圖２所示。

該設計可得到脈沖周期固定（用軟件設置分頻器Ｉ９可改變ＰＷＭ開(kāi)關(guān)頻率，但一旦設置完畢，則其脈沖周期將固定）、占空比決定于控制信號、分辨力為１／２５６的ＰＷＭ信號。Ｉ８模塊為脈寬鎖存器，可實(shí)現對來(lái)自微機的控制信號ｄ[７：０]的鎖存,ｄ[７：０]的向量值用于決定ＰＷＭ信號的占空比。ｃｌｋ本地晶振在經(jīng)Ｉ９分頻模塊分頻后可為ＰＷＭ控制電路中Ｉ１２計數器模塊和Ｉ１１延時(shí)模塊提供內部時(shí)鐘。Ｉ１２計數器在每個(gè)脈沖的上升沿到來(lái)時(shí)加１，當計數器的數值為００Ｈ或由０ＦＦＨ溢出時(shí)，它將跳到００Ｈ時(shí)，ｃａｏ輸出高電平至Ｉ７觸發(fā)器模塊的置位端，Ｉ７模塊輸出一直保持高電平。當Ｉ８鎖存器的值與Ｉ１２計數器中的計數值相同時(shí)，信號將通過(guò)Ｉ１３比較器模塊比較并輸出高電平至Ｉ７模塊的復位端，以使Ｉ７模塊輸出低電平。當計數器再次溢出時(shí)，又重復上述過(guò)程。Ｉ７為ＲＳ觸發(fā)器，經(jīng)過(guò)它可得到兩路相位相反的脈寬調制波，并可實(shí)現互鎖。Ｉ１１為延時(shí)模塊，可防止橋路同側對管的導通，Ｉ１０模塊為脈沖分配電路，用于輸出四路滿(mǎn)足設計要求的信號。ＣＳ為Ｉ１０模塊的控制信號，用于控制電機的正反轉。

２　電路設計

本設計采用的是Ｌａｔｔｉｃｅ半導體公司推出的ｉｓ-ｐｌｅｖｅｒ開(kāi)發(fā)平臺，該開(kāi)發(fā)平臺定位于復雜設計的簡(jiǎn)單工具。它采用簡(jiǎn)明的設計流程并完整地集成了Ｌｅｏｎａｒｄｏ Ｓｐｅｃｔｒｕｍ的ＶＨＤＬ綜合工具和ｉｓｐＶＭＴＭ系統，因此，無(wú)須第三方設計工具便可完成整個(gè)設計流程。在原理設計方面，本設計采用自頂向下、層次化、模塊化的設計思想，這種設計思想的優(yōu)點(diǎn)是符合人們先抽象后具體，先整體后局部的思維習慣。其設計出的模塊修改方便，不影響其它模塊，且可重復使用，利用率高。本文僅就原理圖中的Ｉ１２計數器模塊和Ｉ１１延遲模塊進(jìn)行討論。

計數器模塊的ＶＨＤＬ程序設計如下：

ｅｎｔｉｔｙ ｃｏｕｎｔｅｒ ｉｓ

ｐｏｒｔ(ｃｌｋ: ｉｎ ｓｔｄ ｌｏｇｉｃ;

Ｑ : ｏｕｔ ｓｔｄ ｌｏｇｉｃ ｖｅｃｔｏｒ(７ ｄｏｗｎｔｏ ０);

ｃａｏ: ｏｕｔ ｓｔｄ_ｌｏｇｉｃ);

ｅｎｄ ｃｏｕｎｔｅｒ;

ａｒｃｈｉｔｅｃｔｕｒｅ ａ_ｃｏｕｎｔｅｒ ｏｆ ｃｏｕｎｔｅｒ ｉｓ

ｓｉｇｎａｌ Ｑｓ: ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(７ ｄｏｗｎｔｏ ０);

ｓｉｇｎａｌ ｒｅｓｅｔ: ｓｔｄ_ｌｏｇｉｃ;

ｓｉｇｎａｌ ｃａｏｌｏｃｋ: ｓｔｄ_ｌｏｇｉｃ;

ｂｅｇｉｎ

ｐｒｏｃｅｓｓ(ｃｌｋ,ｒｅｓｅｔ)

ｂｅｇｉｎ

ｉｆ(ｒｅｓｅｔ＝‘１＇)ｔｈｅｎ

Ｑｓ＜＝“００００００００”;

ｅｌｓｉｆ ｃｌｋ＇ｅｖｅｎｔ ａｎｄ ｃｌｋ＝‘１＇ ｔｈｅｎ

Ｑｓ＜＝Ｑｓ＋‘１＇;

ｅｎｄ ｉｆ;

ｅｎｄ ｐｒｏｃｅｓｓ;

ｒｅｓｅｔ＜＝‘１＇ ｗｈｅｎ Ｑｓ＝２５５ ｅｌｓｅ

‘０＇;

ｃａｏｌｏｃｋ＜＝‘１＇ ｗｈｅｎ Ｑｓ＝０ ｅｌｓｅ

‘０＇;

Ｑ＜＝Ｑｓ;

ｃａｏ＜＝ｒｅｓｅｔ ｏｒ ｃａｏｌｏｃｋ;

ｅｎｄ ａ_ｃｏｕｎｔｅｒ;

圖2 PWM可逆控制電路原理圖

在原理圖中，延遲模塊必不可少，其功能是對ＰＷＭ波形的上升沿進(jìn)行延時(shí)，而不影響下降沿，從而確保橋路同側不會(huì )發(fā)生短路。其模塊的ＶＨＤＬ程序如下：

ｅｎｔｉｔｙ ｄｅｌａｙ ｉｓ

ｐｏｒｔ(ｃｌｋ: ｉｎ ｓｔｄ_ｌｏｇｉｃ;

ｉｎｐｕｔ: ｉｎ ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１ ｄｏｗｎｔｏ ０);

ｏｕｔｐｕｔ:ｏｕｔ ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１ ｄｏｗｎｔｏ ０)

ｅｎｄ ｄｅｌａｙ;

ａｒｃｈｉｔｅｃｔｕｒｅ ａ_ｄｅｌａｙ ｏｆ ｄｅｌａｙ ｉｓ

ｓｉｇｎａｌ Ｑ１,Ｑ２,Ｑ３,Ｑ４: ｓｔｄ_ｌｏｇｉｃ;

ｂｅｇｉｎ

ｐｒｏｃｅｓｓ(ｃｌｋ)

ｂｅｇｉｎ

ｉｆ ｃｌｋ＇ｅｖｅｎｔ ａｎｄ ｃｌｋ＝‘１＇ ｔｈｅｎ

Ｑ３＜＝Ｑ２;

Ｑ２＜＝Ｑ１;

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