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基于TMS320C6701控制多片AD9852的接口電路的設計
摘要：提出了利用數字信號處理芯片TMS320C6701控制三片直接數字頻率合成器AD9852的接口電路設計方案，重點(diǎn)分析了使多片AD9852同步工作的關(guān)鍵技術(shù)。直接數字頻率合成器（DDS）因具有頻率轉換時(shí)間短、頻率分辨率高、輸出相位連續、可編程控制和全數字化結構、便于集成等優(yōu)越性能，在雷達、通信、電子對抗等電子系統中應用越來(lái)越廣泛。目前，在相控陣雷達和多路信號波形發(fā)生器等一些應用場(chǎng)合，開(kāi)始出現同時(shí)使用多片DDS芯片輸出多路同步信號波形的趨勢。筆者在三通道雷達中頻信號模擬器的設計中，使用數字信號處理芯片TMS320C6701對三片直接數字頻率合成器芯片AD9852同時(shí)進(jìn)行控制的接口電路，研究了對多片AD9852芯片輸出模擬信號實(shí)現相位同步的幾項關(guān)鍵技術(shù)。本文就這一接口電路作介紹。
1 AD9852和TMS320C6701簡(jiǎn)介
該系統選用的直接頻率合成器是AD公司生產(chǎn)的AD9852，它能產(chǎn)生頻率、相位、幅度可編程控制的高穩定的模擬信號。在最高系統時(shí)鐘300MHz時(shí)，輸出頻率的范圍可達DC-120MHz，精度可達1.066μHz，頻率轉換速度可達每秒1×10 8個(gè)頻率點(diǎn)；具有14位數控調相和12位數控調幅功能；具有相移鍵控（PSK）、掃頻功能（CHIRP）和頻移鍵控（FSK）功能。
該系統選用的數字信號處理芯片（DSP）是TI公司生產(chǎn)的高速浮點(diǎn)TMS320C6701，其內部CPU集成了8個(gè)并行功能單元，配有32個(gè)32位通用寄存器，它在6ns周期時(shí)間里最多可同時(shí)執行8條32位指令，其運算能力可達1G FLOPS；存儲器尋址空間為32位，可尋址8/16/32位數據；有4個(gè)自加載的DMA傳輸通道。
2 TMS320C6701與AD9852接口電路
TMS320C6701是本系統的控制中心，其主要功能是將控制信號和信號波形參數發(fā)送到AD9852內部相應的控制寄存器，二者的接口電路原理框圖如圖1所示。
對AD9852內部控制寄存器可以進(jìn)行并口或串口的讀寫(xiě)操作。因為AD9852的串口傳輸速率最大僅為10MHz，而并口傳輸速率可達高達100MHz，為了提高DSP對AD9852的控制速度，本系統采用了并行接口方式，三片AD9852的8位數據總線(xiàn)同時(shí)占用DSP數據總線(xiàn)的D0～D7位，它們的6位地址總線(xiàn)同時(shí)點(diǎn)用DSP地址總線(xiàn)的A2～A7位。由于A(yíng)D9852器件沒(méi)有片選輸入信號。需要利用DSP的寫(xiě)信號/AWR、片選信號/CE0和高位地址數據線(xiàn)的第A(yíng)21～A20位，并由EPLD對其進(jìn)行譯碼要成WRB NO.1、WRB NO.2和WRB NO.3寫(xiě)信號，分別控制三片AD9852器件的寫(xiě)信號WRB，該寫(xiě)信號負責把數據總線(xiàn)上的數據寫(xiě)入到AD9852的I/O緩沖寄存器中數據總線(xiàn)上數據寫(xiě)入到AD9852的I/O緩沖寄存器中進(jìn)行緩存，這樣就實(shí)現了片選不同AD9852芯片目的。
TMS320C6701還控制EPLD產(chǎn)生三片AD9852需要的復位信號RESET和外部更新時(shí)鐘EXT I/O UPDATECLK。為了使三片AD9852和EPLD之間系統時(shí)鐘同步，它們的外部參考時(shí)鐘REFCLK由同一個(gè)50MHz的溫補晶振提供。
3 三片AD9852同步工作的關(guān)鍵技術(shù)
為了實(shí)現三片AD9852輸出信號波形相位同步，必須保證所有的AD9852芯片在同一個(gè)系統時(shí)鐘節拍下工作，每個(gè)AD9852的系統時(shí)鐘之間的相位誤差應該最大不超過(guò)一個(gè)周期。AD9852內部系統時(shí)鐘形成原理圖如圖2所示。AD9852有關(guān)分或單端兩種參考時(shí)鐘形式，它們既可以直接形成系統時(shí)鐘，又可以通過(guò)參考時(shí)鐘倍頻器倍頻后形成系統時(shí)鐘，選擇哪種參考時(shí)鐘和是否通過(guò)參考時(shí)鐘倍頻器倍頻可由用戶(hù)根據需要自行設置；異步的外部更新時(shí)鐘經(jīng)過(guò)邊沿檢測電路后與系統時(shí)鐘同步，形成上升沿，觸內部控制寄存器更新內容。從上述分析中可以看出，只有三處AD9852芯片參考時(shí)鐘同步，才能避免它們系統時(shí)鐘彼此之間不同步。下面介紹影響三片AD9852芯片同步工作的幾個(gè)關(guān)鍵信號。
3.1 參考時(shí)鐘信號
實(shí)現多片AD9852芯片同步的首要要求是每個(gè)AD9852的輸入參考時(shí)鐘之間必須有最小的相位差。本系統要求用一個(gè)時(shí)鐘信號源產(chǎn)生四路相干時(shí)鐘分別分配給EPLD和三片AD9852，這給保證時(shí)鐘信號的驅動(dòng)能力和信號完整性帶來(lái)了難度。本系統的解決辦法是將溫補晶振產(chǎn)生的信號首先傳送到一個(gè)零延遲時(shí)鐘驅動(dòng)芯片CY2305的輸入端，再由該芯片輸出四路同步時(shí)鐘信號，其中一路時(shí)鐘直接供給EPLD，其它三路時(shí)鐘分別輸入給三個(gè)MAX9371芯片，此芯片把輸入的單端LVTTL電平時(shí)鐘轉化成差分LVPECL電平時(shí)鐘后，再分別輸入給三片AD9852芯片。為了使輸入到每個(gè)AD9852的參考時(shí)鐘信號的延遲時(shí)間保持一致，需要采用蛇形差分對的走線(xiàn)方法精心布線(xiàn)，使參考時(shí)鐘PCB走線(xiàn)距離相同。本系統AD9852的參考時(shí)鐘之所以采用差分輸入模式，是因為它不僅可以抑制時(shí)鐘信號上的共模噪聲，而且它還具有最小的率和更短的上升和下降時(shí)間（小于1ns）。
3.2 更新時(shí)鐘信號
在對AD9852進(jìn)行控制編程時(shí)，寫(xiě)入AD9852的數據首先被緩存在內部的I/O緩沖寄存器中，不會(huì )影響到AD9852的工作狀態(tài)；只有當AD9852的更新時(shí)鐘信號的上升沿到來(lái)時(shí)，觸發(fā)I/O緩沖寄存器把數據傳送給內部控制寄存器以后才改變AD9852的工作狀態(tài)。更新時(shí)鐘信號的產(chǎn)生有兩種方式，一種是由AD9852芯片內部自動(dòng)地產(chǎn)生，用戶(hù)可以對更新時(shí)鐘的頻率進(jìn)行編程來(lái)產(chǎn)生固定周期的內部更新時(shí)鐘；另一種是由用戶(hù)提供外部更新時(shí)鐘，此時(shí)AD9852 I/O UD引腳為輸入引腳，由外部控制器提供信號。
在同時(shí)定改三片AD9852內部的頻率和相痊控制寄存器的過(guò)程中，為了防止因數據建立和保持時(shí)間的原因而出現編程信息傳輸錯亂，使AD9852的輸出信號失去同步，本系統使用由EPLD提供的同一個(gè)外部更新時(shí)鐘信號。若使用AD9852內部更新模式，盡管可以簡(jiǎn)化系統設計，但因為AD9852內部時(shí)鐘頻率較高，會(huì )受到AD8952接口速率的限制，使AD9852的控制時(shí)序不易控制。對外部更新時(shí)鐘信號的PCB布線(xiàn)同參考時(shí)鐘的要求一樣，必須使它的上升沿同時(shí)到達每片AD9852.
3.3
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